本報告探討近存運算技術，並以d-Matrix發表的Raptor 3D-DRAM(Hotchips 26, 8/23), 與小米發布的玄戒O100(玄戒晶片技術溝通會, 8/24)為例，解析兩者在架構設計、封裝策略及特定應用場景下的工程評估與差異。

1. 背景知識

1.1. Memory Demand

大型語言模型資源需求分析

大型語言模型（LLM）在實際部署與運行時，面臨兩項核心的硬體資源需求：持續擴大的模型權重（Model Weights）與 鍵值快取 (KV Cache)，這兩項指標隨著模型規模擴大與上下文長度增加而呈現顯著上升趨勢。

source: Ref[1]

模型權重（Model Weights）需求（靜態容量佔用）

模型運行前必須將神經網路的權重完整載入記憶體中。以上圖中常見的開源或開放權重模型為例（假設皆採用 8-bit 量化基準），記憶體容量的需求如下：

• Meta Llama 3：70 GB

• 深度求索 DeepSeek：671 GB

• 智譜 GLM 5.2：753 GB

• 月之暗面 Kimi 2.7：1,040 GB

• 月之暗面 Kimi K3：2,800 GB

單純存放模型權重所需的記憶體容量需求，已從數十 GB 攀升至數千 GB 級別，這代表部署這類大型模型需要採用多 GPU 叢集與分散式架構。

鍵值快取（KV Cache）需求（動態容量佔用）

在文字生成過程中，LLM 會將先前的上下文計算結果暫存為 KV Cache，以避免重複運算並提升生成速度。此資源消耗會隨著上下文長度（Context Length）與並發使用者數量（Batch Size）成正比增加。以最新的 Kimi K3 模型為例（Batch = 1）：

• 16K 文本長度：0.3 GB

• 64K 文本長度：1.0 GB

• 256K 文本長度：3.7 GB

• 1M 文本長度：14.6 GB

當系統需處理多用戶並發請求時，資源消耗會大幅倍增。例如當 64 名使用者同時輸入 1M 長度的上下文時，單純用於 KV Cache 的記憶體空間即高達約 935 GB (= 64 x 14.6GB)。

容量與頻寬的雙重挑戰

不斷增長的模型權重，加上長文本應用帶來的龐大 KV Cache 需求，對伺服器基礎設施造成了記憶體容量與資料傳輸頻寬雙重挑戰。在導入大型模型進行企業級部署時，必須同時評估：

• 記憶體容量：必須足以完整載入靜態模型權重，並容納多用戶同時連線時產生的動態 KV Cache 空間。

• 資料傳輸頻寬：必須具備極高的整體傳輸速率，涵蓋晶片本地記憶體讀寫，以及 Scale-up 網域內多晶片間的資料互連。系統必須避免在頻繁存取模型權重、龐大 KV Cache 及傳遞跨晶片資料時產生 I/O 瓶頸，以確保在多用戶同時請求的高負載情境下，仍能維持低延遲（Latency）與穩定的單用戶生成速度（TPS/user, TPS = Token per sec）。

大型語言模型（LLM）的記憶體架構中，SRAM 與 HBM 扮演不同角色，兩者在頻寬、容量與微縮能力上呈現截然不同的物理特性:

SRAM (靜態隨機存取記憶體)

source: Ref[1]

優勢：

• 具備極高頻寬與極低延遲，為矽晶片中最快的記憶體。

• 採用 6T 記憶體單元，允許直接存取位元線 (direct bit-line access)。

• 設計於晶片內 (On-die)，無須跨越封裝或中介層 (interposer)，存取延遲低於 1 奈秒 (Sub-ns)。

• 以 d-Matrix Corsair SRAM Accelerator 為例，頻寬可達 300 TB/s，且 I/O 能耗極低（約 0.5 pJ/bit）。實務上可用於前沿 LLM 推測解碼 (speculative decoding) 的草稿模型(draft model)。

劣勢：

• 微縮能力受限，6T單元面積為 DRAM 1T1C 的 10 倍。

• 根據台積電資料，在 N5、N3E 至 N2 製程節點中，記憶體單元面積停滯於約 0.021 µm²。

• 在 GB 級別容量下會產生數十瓦的漏電流 (Leakage)。

• 實體容量上限極低（實際限制約為 4 GB per card pair (d-Matrix Corsair)），且成本高達 DRAM 的 100 倍。

HBM (高頻寬記憶體)

source: Ref[1]

優勢：

• 提供極高的儲存容量與陣列密度。

• 採用 1T1C 單元架構，透過 3D 堆疊技術，每組堆疊可包含 8 至 16 層核心裸片 (core dies)，單一封裝通常配置 8 組堆疊 (如 Nvidia Rubin R200)。

劣勢：

• 單一 HBM 基礎裸片的引腳速度與 I/O 寬度提升緩慢。頻寬擴展面臨瓶頸，難以達到 SRAM 等級的傳輸速率(300 TB/s)。即使發展至 HBM4 世代，其實務頻寬上限約 20 TB/s。

  • NVIDIA Rubin 採用 HBM4 記憶體，其官方公布的峰值記憶體頻寬為 22 TB/s。

• 可配置的堆疊數量受限於運算晶片的邊緣空間 (beachfront limited)。將晶片邊緣全數配置給 HBM 會大幅增加封裝難度（涉及中介層尺寸與翹曲問題）。

  • NVIDIA Rubin Ultra 原先規劃的 4 顆大型運算裸片與 16 組 HBM 模組(1TB)，面臨嚴苛的封裝挑戰後，已改回與標準版 Rubin 相同的架構。

SRAM 與 HBM 規格對照

1.2. d-Matrix solutions

d-Matrix 在記憶體與先進封裝上提出 「3D 邏輯晶片堆疊於 DRAM 中介層（Stacking of logic on DRAM interposer in 3D）」 的架構方案，旨在突破傳統 2.5D 封裝（如 HBM 橫向排列）的頻寬與物理極限。透過讓運算邏輯直接座落在 DRAM 中介層上方，大幅縮短訊號傳輸距離，消除了傳統 2.5D 封裝邊緣佈線（Beachfront）受限與高傳輸功耗的瓶頸。

source: Ref[2]

架構演進三階段

被動矽電容中介層（Corsair with Passive Silicon capacitor interposer）

利用 DRAM 製程製作具備被動矽電容（Silicon Capacitor）的中介層，大幅改善 Corsair 運算晶片的電源完整性（Power Integrity）(請參考:EP57. 突破計算瓶頸：存算一體 (Compute-in-Memory) 技術解析)。

source: Ref[2]

單層主動 3D-DRAM（3D-DRAM Single Stack）：

將被動中介層進一步轉化為主動式 DRAM 中介層（Active DRAM Interposer），運算核心直接垂直疊合於 DRAM 之上，使記憶體容量產生數量級（orders of magnitude）的提升。

多層 3D-DRAM 堆疊（3D-DRAM Multi-Stacked）：

朝向多層垂直堆疊架構發展，持續放大單位面積內的記憶體容量與頻寬密度。

3D-DRAM 的架構優勢

source: Ref[1]

• 垂直互連架構：3D-DRAM 採用將運算單元直接疊加於 DRAM 之上（Stacked compute-on-memory）的設計，透過毫米級別（mm-scale）的垂直 I/O 進行通訊。此架構免除了橫向資料移動與 PHY 的需求，徹底打破 beachfront 的物理限制。

• 能效顯著提升：3D 垂直 I/O 的每位元能耗僅為 0.3 至 0.4 pJ，整體能耗約為 HBM 的十分之一。以 d-Matrix 的 3D-DRAM 為例，其能耗較預估的 HBM4 降低了 6.3 倍，符合理想的能效區域。

• 頻寬突破：在大幅減少資料移動能耗的同時，3D-DRAM 能夠提供 SRAM 等級的頻寬，其峰值頻寬達到了 HBM4 的 5.6 倍。

• 良率優勢：有別於 HBM 動輒需要 12 至 16 層的堆疊，3D-DRAM 採用 4 層（含）以下的較大裸片（larger die）設計，在製造上具備更好的良率表現。

HBM 的功耗困境 (The Power Problem)

source: Ref[1]

• 資料移動能耗過高：在 2.5D HBM4 系統中，資料傳輸需要經過公分級別（cm-scale）的中介層（interposer）與 PHY，導致系統傳輸能耗達 2.5 pJ/bit，晶片內部（on chip）亦需消耗 3 pJ/bit。

• 系統總功耗極端化：若系統要求達到 100 TB/s 的峰值頻寬，以 2.4 pJ/bit 的能耗計算，單純用於 HBM 的功耗（不含 fabric 功耗）即高達 1.92 KW (= 2.4 pJ/bit x 100 TB/s x 8 bit/B)。

• 封裝與擴展極限：儘管 HBM 具備極高容量，但最先進的封裝技術既沒有足夠的晶片邊緣空間（beachfront）可供擴展，也無法提供足夠的功耗預算來達到 SRAM 等級的高頻寬。

1.3. 3D DRAM in DRAM Roadmap

d-Matrix 提出的 3D-DRAM 與半導體製程發展藍圖上的 3D DRAM，雖然名稱相似，但分別屬於「先進封裝架構」與「單晶片微縮製程」兩個完全不同的技術層次。

source: TEL

d-Matrix 3D-DRAM（封裝層級的異質整合）

• 定位為解決系統頻寬與功耗瓶頸的先進封裝方案。

• 其作法是維持現有 DRAM 晶片的基礎，但透過垂直 I/O（如 TSV 或混合鍵合）將邏輯運算單元（Logic/Compute）直接「蓋」在 DRAM 中介層之上。

• 重點在於縮短運算單元與記憶體之間的物理傳輸距離，藉此取代高耗能的橫向 2.5D 中介層走線。

Roadmap 3D DRAM（元件層級的結構革命）

• 定位為 DRAM 晶片本身的內部架構演進，概念類似於 NAND Flash 轉向 3D NAND 的發展軌跡。

• 當 2D DRAM 的平面微縮（如 1c、1d 節點）達到極限後，晶圓廠在單一矽晶圓內部，將記憶體單元（Memory Cell）改為立體垂直堆疊。

• 這種製程極度依賴導體與金屬堆疊沉積（metal stack deposition），以及側向導體蝕刻（lateral conductor etching）等先進晶圓製造技術。

source: AMAT

d-Matrix 的方案是將「不同的晶片」在 3D 空間中疊加；而 Roadmap 上的 3D DRAM 則是將「記憶體電晶體」在單一晶片內部進行立體化佈建。

2. Raptor 3D-DRAM

2.1. Architecture: Logic over top

3D-DRAM 架構選擇評估

source: Ref[1]

• DRAM 疊於上方 (DRAM on top)： 面臨散熱挑戰 (Thermal challenge)。加速器運算產生的熱能，必須穿過對溫度敏感的 DRAM 堆疊才能散出。

• 邏輯晶片疊於上方 (Logic on top)： 面臨供電挑戰 (Power-delivery challenge)。高達數百瓦的電力必須穿過 DRAM 堆疊中的矽穿孔 (TSVs) 傳遞，容易產生壓降 (IR drop) 現象。

• 最佳化配置： 採用單層堆疊 (1-Hi stack) 且邏輯晶片在上的設計，當功率密度 ≤ 0.5 W/mm² 時，可透過液冷技術可靠地將 DRAM 溫度控制在 100°C 以下，同時滿足供電需求。

  • 這代表在 Logic-on-Top 的 3D-DRAM 架構下，若頂部的邏輯運算晶片達到全光罩尺寸（Full-reticle size，850 mm²），其整體功耗（TDP）將被硬性限制在 425 W 以下。

Raptor 3D-DRAM 具體設計

Raptor 3D-DRAM 實踐了邏輯晶片在上的架構，底部的 DRAM 晶片同時作為中介層 (DRAM interposer)，並透過 TSV 與 C4 凸塊向下連接至基板 (Substrate)。

source: Ref[1]

• 頂部晶片 (Top die)： 採用 TSMC N4 邏輯製程。

• 底部晶片 (Bottom die)： 採用 3D DRAM。

• 整合技術： 採用 36 微米 (36µ) 的面對面 (Face to Face, F2F) 堆疊技術。此為經過驗證的低成本、大產能且高良率製程。

Raptor 3D-DRAM 與 HBM4 規格對照

2.2. Challenges

3D-DRAM 整合設計面臨三大高度交纏的核心挑戰，涵蓋硬體、架構與軟硬體協同設計。

source: Ref[1]

840 Banks per Chiplet

Raptor 3D-DRAM 將單一 4GB DRAM 劃分為 840 個微型區塊（µbanks）的設計，主要原因如下:

• 實體空間的極限妥協：底層 3D-DRAM 必須佈建高密度矽穿孔（TSV）為上層運算晶片供電。扣除這些供電通道佔用的面積後，剩餘的矽晶圓空間極限恰好只能容納 840 個 Bank，因此無法湊成常見的 2 的次方整數（如 1024）。

• 極致的細粒度平行存取：將容量切碎為 840 個小區塊，可提供極龐大的平行存取路徑。每次只需啟動極少量的所需資料，大幅降低了傳統大容量 Bank 的無效功耗，完美契合大型語言模型（LLM）零碎且高頻發的 KV Cache 存取需求。

• 架構映射難度增加：840 這個非標準數字，導致資料封包難以完美平分與對齊（例如每個通道分得 3 個 Bank，無法對齊 128 Byte 的資料長度）。這是為了最大化硬體容量所做出的犧牲，必須解決下面三大挑戰:

source: Ref[1]

• Bank 映射與架構挑戰 (Bank Mapping)：單一小晶片內含 840 個 Bank 的配置帶來了映射難題（3 banks/ch != 128B flit）。此外，系統必須在不破壞通道對稱性的前提下，妥善處理冗餘設計（Redundancy）。

• I/O 功耗與硬體限制 (I/O Power)：面臨約 700 TSVs/mm² 的高密度互連，且由於缺乏突發傳輸結構（no burst structure），系統無法配置 PHY DBI（Data Bus Inversion）引腳來協助降低 I/O 切換功耗。

• 散熱可靠性與協同設計 (Thermal Reliability)：當接面溫度（Tj）達到 105°C 時，記憶體的資料保留時間會縮短至僅剩 4 毫秒（4 ms retention），迫使系統必須執行快上 8 倍的刷新頻率（8x faster refresh）以維持資料完整性。

設計空間的交纏性 (Entangled Challenges)：這三大挑戰彼此互相牽制，例如資料佈局會驅動位元轉換、I/O 切換會直接推升接面溫度，而冗餘設計又會重塑通道拓樸。因此，針對任何單一挑戰的解決方案，都會無可避免地限縮另外兩者的設計空間。

2.2.1. Challenge 1: Bank Mapping

Bank 到 Channel 的映射難題

source: Ref[1]

• 每個張量引擎 (TE) 每次存取需要 128 Byte 的資料微型封包 (flit, flow control unit)。

• 每個微型區塊 (Bank) 每次行存取 (column access) 只能提供 32 Byte 的資料。

• 在理想情況下，128 Byte 的封包需要 4 個 Bank 來提供(4 = 128Byte /( 32 Byte/Bank))。

• 單一小晶片 (Chiplet) 共有 256 個通道，配置為 16 通道 乘以 16 TE-Groups。

• 底層 DRAM 總共有 840 個 Bank，扣除 72 個備用 Bank 後，僅剩下 768 個可用 Bank。

• 將 768 個 Bank 分配給 256 個通道，每個通道實際上只能分配到 3 個 Bank。

• 通道僅有 3 個 Bank 可用，無法滿足 4 個 Bank 的需求，導致 128 Byte 的封包無法被均勻分割。

• 若採用傳統的直覺式讀取 (naïve fetch)，為了湊齊 128 Byte，系統必須讀取 192 Byte 的資料，造成高達 33% (33 TB/s )的過度讀取 (overfetch) 浪費。

註: 這些數值都是d-Matrix客製化設計 3D-DRAM 時所定義的硬體參數

解決方案：串流區塊化 (Stream Blocking)

串流區塊化 (Stream Blocking) 透過「合併處理」來弭平硬體規格落差，徹底消除無效的資料搬運。

source: Ref[1]

• 湊整共享：將 3 個 128 Byte 的資料讀取需求綁定，把分散的第 4 塊 32 Byte 集中為 1 次跨封包的「共享存取」。

• 完美吞吐：底層硬體共讀取 384 Byte（4 次 × 96 Byte），剛好能精準組裝成 3 個 128 Byte 的封包( 3 × 128)，達成 0% 的過度讀取浪費。

• 無損回收效能：免去建置複雜移位網路的成本，將每一次記憶體存取效率發揮至極限，直接救回 33 TB/s 的系統頻寬。

2.2.2. Challenge 2: The I/O Power Wall

I/O 功耗牆與傳統 DBI(Data Bus Inversion)的限制

source: Ref[1]

• 系統在提供 100 TB/s 的頻寬時，以 0.37 pJ/bit 的能耗計算，I/O 總功耗會高達 296 W。

• 傳統的資料匯流排反轉 (Data Bus Inversion, DBI) 技術具備節省 20% 功耗的潛力。

• 傳統 DDR 或 HBM 記憶體採用多週期突發傳輸 (multi-cycle bursts, BL 4-16)，其實體層 (PHY) 可預先讀取完整的突發資料來決定是否進行反轉，並透過專屬的 DBI 引腳 (pin) 或通道傳遞控制訊號。

• d-Matrix 的 3D-DRAM 採用單週期 256-bit 傳輸，缺乏突發傳輸機制 (no burst) 與預讀能力 (no lookahead)，為了極大化 I/O 密度而拔除了所有邊帶引腳（包含 DBI pin）。

解決方案：串流翻轉 (Stream Flipping / Pinless DBI)

source: Ref[1]

• 寫入端動態翻轉：將資料視為連續串流，硬體會逐一比對相鄰的 128 Byte 封包(TE 需求)。若偵測到位元狀態切換過於頻繁，即主動翻轉當前資料，大幅降低無效的切換功耗。

• 讀取端標籤還原：利用 1-bit 的標記 (Tag) 記錄該封包是否被翻轉，接收端讀取時同步確認標籤，並將資料反轉還原。

• 零碎空間再利用：將此 1-bit 標籤直接夾帶於 ECC 的實體儲存空間中，僅產生 0.8% 的微小資料負擔。

• 架構級節能：在完全不修改實體層 (PHY) 且不增加專屬實體引腳的前提下，成功省下 20% 的系統 I/O 總功耗。

註: 此處的 ECC 架構與配置同樣是由 d-Matrix 所定義設計

2.2.3. Challenge 3: DRAM Reliability at 105^° C

3D-DRAM 的高溫挑戰

source: Ref[1]

• 高溫運作環境：由於 3D-DRAM 晶片直接配置於 TSMC N4P 邏輯晶片下方，其接面溫度 (Tj) 最高會攀升至 105°C。

• 資料保留時間驟降：標準 DRAM 在 85°C 時的資料保留時間為 32 毫秒，但在 105°C 的環境下會急遽下降至 4 毫秒。這意味著系統必須執行比平常快上 8 倍的刷新操作 (8x more frequent refresh) 才能避免資料遺失。

• 三大衍生難題 (Three compounding problems)：

  • 良率 (Yield)：單一裸片高達 840 個 Bank，即便只有 1% 的故障率也可能導致整個通道報廢，而直接丟棄已完成接合的晶片，在經濟上極不划算。

  • 對稱性 (Symmetry)：張量引擎預期所有通道寬度保持一致，若為了解決故障而關閉某個 Bank，會導致該通道變窄，進而拖累整個切片 (slice) 的效能表現。

  • 錯誤累積 (Error accumulation)：較高的溫度會引發更多的軟錯誤，迫使 ECC (錯誤更正)、scrub (資料清洗) 與刷新機制必須同時共存運作，且不能中斷或拖慢系統的吞吐量。

熱感知刷新與 ECC 解決方

source: Ref[1]

• 深度分區架構 (Deep banking)：有別於一般商用 DRAM 擁有約 32K 列 (rows) 且需要冗長的掃描時間，Raptor 架構下的單一 Bank 僅包含 1366 列。

• 無痛的高頻刷新：因為列數大幅減少了 16 至 32 倍，使得每 4 毫秒一次的頻繁刷新變得極度快速，僅需消耗 1.37% 的頻寬，讓系統總頻寬仍能維持在約 100 TB/s。這項設計成功將 8 倍的刷新懲罰轉化為小於 1.4% 的頻寬損失。

• 交錯式 ECC 與 DBI：在總共 124 個行 (columns) 結構中，最後 8 行被配置為配對的 [132,128] Reed-Solomon 碼與 DBI 位元，並與子陣列交錯放置。讀取順序會先抓取 ECC 與 DBI，接著讀取資料封包 (data flits)，最後才執行校正與翻轉 (correct + flip)。

2.2.4. Spare banks目的

為了解決良率與高溫造成的硬體故障，Raptor 架構配置了 72 個備用微型區塊（spare banks），並透過「Bank 鏈結（Bank Chaining）」技術來維持系統效能。

核心挑戰與目標

• 在含有 840 個 Bank 的小晶片上，系統必須利用這 72 個備用區塊來替換晶片上任意位置的損壞區塊（Faults）。

• 替換過程絕對不能打破通道的對稱性（避免某個通道變窄而拖累整體運算），且不能增加長距離的邊緣繞線（long edge wires）以維持低延遲。

source: Ref[1]

Bank 鏈結運作機制

• 硬體多工器映射：在邏輯晶片端設計了多層實體多工器（physical mux levels）。當系統偵測到損壞的實體 Bank（如圖中的 B2 與 B4），多工器會直接「跳過」該故障區塊，將邏輯位址（L2, L3...）順延對應到下一個健康的實體 Bank（B3, B5）。

• 尾端順延遞補：隨著邏輯位址不斷向後順延，最後端的備用區塊（如 S0, S1）會自動遞補（spares backfill）進通道中，補齊所需的邏輯 Bank 數量。

• M=2 容錯層次：圖例展示了兩層多工器（Level 1 與 Level 2，即 M=2）的設計。Level 1 負責跳過第一個故障點（B2），Level 2 負責跳過第二個故障點（B4）。這代表該設計區域可容忍任意位置發生 2 個硬體故障。

架構效益

• 這 72 個串聯備援的微型區塊（in-line redundant µbanks）能有效吸收隨機產生的硬體瑕疵。此機制不僅將硬體繞線成本降至極低，更確保了所有邏輯通道的寬度與資源永遠保持對稱一致，滿足張量引擎對頻寬與資料對齊的嚴格要求。

2.2.5. 比較

Raptor 3D-DRAM 定位為打破「記憶體之牆」的硬體解方，透過軟硬體協同設計將頻寬與容量完美封裝，在矽晶圓單位面積的效能與能耗上與下一代 HBM4 的比較如下:

source: Ref[1]

• 頻寬密度：Raptor 的單位面積頻寬高達 32.6 GB/s/mm²，大約是主流 HBM4 與 Rubin R200 架構的 20 倍。

• 能源效率：每傳輸 1 GB/s 的資料，Raptor 僅需消耗 2.96 mW。在指標越低越好的前提下，其功耗表現比 HBM4 陣營優異高達 13.5 倍。

• 容量換取效能：雖然 Raptor 的實體容量密度（11.4 MB/mm²）僅約 HBM4 的一半，但對於重度依賴高頻寬與低延遲的 AI 運算而言，這種實體空間的妥協換來了資料吞吐量。

• 真實利用率基準：此對比數據已計入實際的有效頻寬利用率（Raptor 為 83%，Rubin 為 85%），並非單純的硬體理論峰值，直接印證了特定領域架構在處理 AI 工作負載時的優勢。

2.3. Simulation Results

Raptor 架構

d-Matrix Raptor 架構採用模組化的層級擴展設計，將基礎小晶片的記憶體與頻寬資源，線性放大至完整機櫃層級。

source: Ref[1]

• Chiplet 基礎單元：架構的最底層核心，單顆整合 840 個微型區塊 (µbanks)，提供基礎的 12.5 TB/s 頻寬與 4 GB 容量。

• Card 節點整合：透過平行封裝 8 顆小晶片組成單張運算卡，頻寬提升至 100 TB/s，容量達 32 GB。

• Tray 伺服器托盤：每個托盤容納 4 張運算卡，聚合為 128 GB 容量與 400 TB/s 頻寬的伺服器單元。

• Rack 機櫃級擴展：單一機櫃垂直堆疊 18 組托盤。此規模可提供 2.3 TB 的總容量與高達 7.2 PB/s 的總頻寬，以支援大型語言模型與 AI 推論的高吞吐量負載。

模型配置與機櫃資源分配策略

單一 Raptor 機櫃透過 72 張運算卡 (Scale-up diameter) 提供總計 2.3 TB 的記憶體容量。系統配置採用 4-bit 模型權重 (Weights) 與 8-bit KV Cache 精度標準。針對前沿大型語言模型 (Frontier LLMs) 的實體資源拆分如下：

source: Ref[1]

• GLM 5.2 (總參數 744B / 活躍參數 40B)

  • 模型基礎權重佔用 0.36 TB，權重複製 (Weight replication) 消耗 0.43 TB。

  • 剩餘 1.51 TB 配置為 KV Cache 餘裕空間。

  • 在 1M 上下文 (Context) 長度下，每位使用者需消耗 44.7 GB，該機櫃可同時服務約 34 位使用者。

• Kimi K3 (總參數 2.8T / 活躍參數約 102B)

  • 模型基礎權重佔用 1.36 TB，權重複製消耗 0.32 TB。

  • 剩餘 0.62 TB 配置為 KV Cache 餘裕空間。

  • 在 1M 上下文長度下，每位使用者僅需 11.7 GB，該機櫃可同時服務約 54 位使用者。

低延遲推論效能模擬結果

在 1M 上下文長度的負載條件下，Raptor 憑藉適中的單卡容量與極高記憶體頻寬的組合，於 3T 參數等級模型中展現了低延遲推論 (Low Latency Inference) 的優勢。

source: Ref[1]

• GLM 5.2 每秒生成詞元數 (TPS/user)

  • 解碼批次大小 (Decode batch size) 為 8 時：3,153 TPS

  • 解碼批次大小為 16 時：2,831 TPS

  • 解碼批次大小為 32 時：2,121 TPS

• Kimi K3 每秒生成詞元數 (TPS/user)

  • 解碼批次大小為 8 時：988 TPS

  • 解碼批次大小為 16 時：910 TPS

  • 解碼批次大小為 32 時：785 TPS

整體模擬結果顯示，單一機櫃即具備在長文本情境下，為 3T 等級模型提供每位使用者接近或超過 1000 TPS 的高吞吐維持能力。

3. 小米玄戒(XRING) O100

3.1. Architecture: DRAMs on top

玄戒（XRING）O100 是一款專為端側大型語言模型設計的 AI 加速晶片，透過三維封裝技術實現近存運算。

DRAM on Top 三維堆疊架構

source: Ref[3]

• 垂直堆疊設計：立體結構圖顯示，晶片底層為運算晶片（Compute），上方直接垂直堆疊了兩層記憶體晶片（DRAM 1 與 DRAM 2）。

• 實體顯微結構：晶片側面的顯微剖面圖進一步證實，兩層記憶體晶片（内存芯片）被建構於頂層，直接覆蓋於底部的計算晶片（计算芯片）之上。

• 封裝與頻寬規格：O100 採用 6nm 製程，結合晶圓級垂直堆疊（Wafer on Wafer）與混合鍵合技術，透過金屬直連層大幅縮短 DRAM 與 14 核心 NPU 計算層的物理距離，提供高達 1.22 TB/s 的資料頻寬。

O100 原型機與展示性能

• 終端定位：採用折疊螢幕外型設計的玄戒 O100 原型機，被明確定義為「為端側大模型而生的高速AI演示終端」。

• 雙芯協同與硬體重構：該設備採用玄戒 O3(手機晶片) 與 O100 (AI 加速晶)雙芯協同計算架構，為配合此設計，內部取消了傳統手機的影像模組，並將主機板完全重新設計。

• 主動散熱配置：原型機內部加入了主動式風冷散熱系統，最高可支援 10 瓦功率的持續散熱能力，以維持高效能運算。

• 模型推論實測：設備內建 Xiaomi MiMo 端側模型(3B)，實際測試的推理速度達到每秒 295 Tokens。其硬體理論最高推論速度則可推進至 330 Tokens/s。

PoP in mobile SoC

玄戒 O100 的 3D DRAM 堆疊與傳統手機採用的 InFO PoP(Package on Package)，雖然在巨觀上都是將記憶體放置於運算晶片上方，但在底層物理連接技術與資料吞吐量上存在世代級的差異。

• 實體連接與頻寬：O100 採用晶圓級混合鍵合，讓記憶體與運算晶片真正「垂直直連」，打破實體接腳限制，解鎖高達 1.22 TB/s 的超大頻寬。傳統 PoP 則須透過外部錫球與載板繞道傳輸，頻寬受限於 GB/s 等級。

• 傳輸路徑與延遲：O100 的微米級直連大幅縮短資料移動的物理距離，實現低延遲的「近存運算」，專為吃重資料吞吐的 LLM 打造；PoP 的繞行傳輸途徑較長，容易在 AI 運算中形成瓶頸。

• 散熱代價：O100 極致的垂直直連與破兆頻寬帶來極高熱密度，迫使原型機必須捨棄相機等模組，裝載高達 10W 的主動風冷系統；而傳統 PoP 專為手機設計，發熱量低，僅需被動散熱即可運作。

3.2. O100 技術

玄戒 O100 晶片透過矽穿孔 (TSV)、混合鍵合 (Hybrid Bonding) 與晶圓級封裝 (WoW) 等先進 3D 封裝技術，實現記憶體與運算單元的高密度垂直整合(請參考: Ref[3],[4])。

矽穿孔 (TSV) 技術與 O100 規格特徵

主要作用：TSV 技術透過在矽晶片上穿孔並填入金屬，建立跨越晶片層級的垂直電氣連接通道，是實現 3D 堆疊架構中電源與資料上下傳遞的核心基礎。顯微剖面圖顯示，O100 頂部的兩層記憶體晶片與底層結構，正是依賴高密度的 TSV 陣列進行垂直貫通。

source: Ref[3]

O100 微縮規格：相較於 HBM3e 採用的 4.5 微米 (µm) TSV 尺寸，O100 大幅微縮了穿孔結構。在 DRAM 記憶體層，其 TSV 寬度為 2µm、深度為 8µm。在底層的 Compute 運算晶片層，TSV 更是微縮至寬度 0.7µm、深度 2.8µm。

source: Ref[4]

混合鍵合 (Hybrid Bonding) 技術與 O100 規格特徵

主要作用：混合鍵合捨棄傳統金屬凸塊，直接將兩層晶片的金屬墊片與介電層進行無縫接合，藉此達到極高的 I/O 接腳密度並最小化傳輸電阻。

source: Ref[3]

O100 規格特徵：傳統如 H100 採用的微凸點 (Micro Bump) 技術，其凸塊間距 (Pitch) 約為 25µm。O100 導入混合鍵合技術後，將鍵合間距大幅縮小至 1.4µm。這種極微小的間距允許在相同面積內佈署極高密度的連接點，為 O100 提供突破性的實體頻寬基礎。

晶圓對晶圓 (Wafer-on-Wafer, WoW) 封裝製程

製程原理：不同於將切割好的晶片貼合在晶圓上 (Die to wafer) 或晶片互貼 (Die to die)，Wafer to wafer 製程是直接將兩片完整的晶圓 (Wafers) 進行對位與鍵合 (Bonding)。

切割成型：待兩片晶圓完成大面積鍵合後，才會進行統一的切割步驟 (Dicing)，最終產出 3D 堆疊完成的晶片 (Stacked dies)。此製程能提供極高的對位精準度與生產吞吐量，是實現 O100 記憶體層與運算層精細垂直整合的關鍵製造技術。

3.3. O100供應鏈協同製造

玄戒 O100採用了多元供應鏈協同製造的 3D 異質整合架構，將晶圓製造與先進封裝技術進行了深度結合。

分工製造與核心晶圓製程

• 邏輯運算核心：底層邏輯晶粒由台積電 (TSMC) 採用 N6 節點工藝生產。

• 客製化記憶體：頂層堆疊的 DRAM 晶片由CXMT負責協同設計和生產(請參考: Ref[5]))。

• 中道矽穿孔 (Via-Middle TSV)：在金屬層 (Metal layers) 製作之前，即在矽晶圓上完成微米級垂直孔洞的蝕刻與填銅作業，建立上下層垂直導通的實體基礎。

• 次奈米級平坦化：為了滿足混合鍵合的嚴苛物理條件，必須運用頂級化學機械平坦化 (CMP) 技術，將晶圓表面處理至次奈米級粗糙度，確保後續接合無瑕疵。

3D 整合與封裝

該架構最關鍵的突破在於先進的晶圓對晶圓 (WoW) 封裝階段，捨棄了傳統的微凸塊，改採無凸塊的 Cu-Cu 混合鍵合 (Hybrid Bonding) 技術。透過低溫預接合與高溫退火製程，促使兩片晶圓的銅金屬原子直接擴散互連。

垂直堆疊與銅對銅直接鍵合的設計，極致縮短了實體的資料傳輸距離，並大幅提升接點密度。從系統架構的角度來看，這顯著降低了接觸電阻與走線的寄生電容，進而減少了高頻記憶體存取時的動態資料搬移能耗，有效提升了整體運算架構的能效比。

由 TSMC N6 邏輯晶片搭配CXMT具備 TSV 的 DRAM，並經由小米團隊與本土封裝廠協同完成 WoW 與 HB 先進封裝

3.3. Raptor和玄戒O100的比較

d-Matrix Raptor 與小米玄戒 O100 在 3D 封裝架構上採取了完全相反的堆疊策略，這反映了兩者針對不同應用場景所做的工程權衡。

Raptor：邏輯晶片在上的極致散熱設計 (Logic on DRAM)

Raptor 面向資料中心百瓦級的運算需求，將極致熱流導出作為首要的架構驅動因素。設計上將作為主要熱源的邏輯晶片置於頂層，使其直接緊貼散熱模組。這使得熱流能直接向上方散熱器導出，完全不需要經過底部的 DRAM。這種配置讓 DRAM 的熱風險降至極低，免受主熱流包覆。然而，此架構的工程代價是系統的訊號與電源線路必須強制穿透底層的 DRAM 區域，才能順利與下方的基板連接。

玄戒 O100：記憶體在上的製造考量設計 (DRAM on Logic)

相對地，玄戒 O100 面向端側設備數瓦級的應用場景，其設計主要受限於系統級 I/O 配置與端側製造的可行性。該架構將主要發熱的邏輯晶片置於底層，夾在基板與頂部的 DRAM 之間。運作時，熱流必須向上穿透經過薄化處理的 DRAM，並同時向下透過基板導熱。這導致 DRAM 面臨中等程度的熱風險，系統必須仰賴嚴格的熱設計功耗 (TDP) 控制來維持穩定運作。其工程代價在於頂部散熱效率相對較低，無法承載持續性的高負載運算。

這兩種架構印證了 3D 封裝設計中沒有絕對完美的方案，只有最符合特定物理邊界與應用場景的工程權衡。

4. 結論

d-Matrix Raptor與小米XRING O100展示了3D封裝技術在不同運算負載下的高度適應性。Raptor針對資料中心的高吞吐量需求，採用「邏輯晶片在上」（Logic on DRAM）架構，以達成優異的熱流導出能力與巨量記憶體頻寬。玄戒O100則聚焦於端側設備的功耗與體積限制，採用「記憶體在上」（DRAM on Logic）及無凸塊混合鍵合技術，實現超低延遲的端側大模型推論。兩者的架構選擇顯示，3D封裝設計需基於散熱條件、互連密度與應用規模進行具體的工程取捨。隨著晶圓對晶圓（WoW）與混合鍵合技術的發展，3D異質整合將持續作為提升AI硬體能效比的重要技術路徑。

小米玄戒 O100 透過 3D 異質整合（WoW 與混合鍵合）實現破兆位元組的記憶體頻寬(1.22TB/s)，為端側大型語言模型推論提供了具體的硬體路徑。聚焦端側並不意味著放棄 AI 浪潮，而是將研發資源投入自身最具話語權的能效與整合領域。透過 3D 先進封裝與近存運算技術強化端側晶片的推論吞吐量，能讓晶片廠在智慧終端、車載座艙與邊緣物聯網的產業鏈中持續佔據不可替代的核心地位(請參考: Ref[5])。

[Reference]

1. Sundeep Bhoja, “Raptor: The First 3D-DRAM Accelerator for Generative Inference“, Hotchips 2026

2. Sundeep Bhoja, “Corsair: An In Memory Computing Chiplet Architecture for Inference time compute Acceleration“, Hotchips 2025

3. 玄戒O100深度剖析, 談三圈

4. 玄戒O100的堆叠之路, Redknot

5. 雷军急了？一口气发三颗芯片，小米激进造芯到底在赌什么, 老石談芯

6. EP18. Memory Wall

7. EP34. DRAM Technologies Update

8. EP42. 因應次世代 AI 算力需求：解析三星 HBM4的關鍵技術

9. EP57. 突破計算瓶頸：存算一體 (Compute-in-Memory) 技術解析

10. EP0. 我的 AI 硬體探索地圖

在進行高速通道分析時，若僅依賴理想化的幾何假設或行銷規格表上的標稱數值，將導致模擬結果與實際物理現象產生嚴重誤差。同時，高頻阻抗與相位延遲建模必須嚴格遵守物理因果律 (Causality)，任何改變材料損耗的粗糙度變數皆需透過數學變換同步修正其相位響應，否則將導致模型失效。本文旨在闡述 SI/PI 工程師必須掌握的製造變數與物理約束條件，藉此提升首次建模的精確度與可靠度。

1. 背景知識: 從 PCB Fabrication 到 SI/PI

1.1. PCB 銅箔基板 (CCL) 核心組成解析

銅箔基板 (Copper Clad Laminate, CCL) 為印刷電路板 (PCB) 的關鍵基礎材料。其物理結構與電氣特性主要由玻璃纖維、樹脂及銅箔三大核心元素構成，各層材料負責不同的功能以確保整體的穩定性與導電效能。

玻璃纖維 (Glass Fiber)

玻璃纖維在 CCL 中的主要作用是加強基板的厚度、尺寸與物理結構穩定性

source: Ref[1]

編織結構：主要採用玻璃纖維布 (Woven Glass Fabric) 形式，由經紗 (Warp Yarns) 與緯紗 (Weft/Fill Yarns) 相互交織而成。

密度規格：其密度 (Thread count) 是以每英吋的經紗數量與緯紗數量來計算。

source: Ref[1]

常見標準：依據 IPC-4412A 標準，業界有不同的成品玻璃纖維布規格。常見型號如 106 (厚度 1.3 mils)、1080 (厚度 2.1 mils) 以及 2116 (厚度 3.7 mils) 等，設計時需依據結構強度與厚度需求進行選擇。

樹脂 (Resin)

樹脂系統與灌漿系統結合構成 PCB 的絕緣層，確保基板具備必要的耐熱性與絕緣穩定性。

source: Ref[1]

• FR4 定義：FR4 實際上代表的是特定的阻燃等級 (Fire Retardant level)，而非指稱單一的樹脂化學成分。各家銅箔基板廠為了滿足不同的應用需求與成本結構，會使用不同的環氧樹脂、填充物 (Fillers) 與硬化劑比例。

• 熱力學特性：評估樹脂材料時，需考量其熱膨脹係數 (CTE, Coefficient of Thermal Expansion)，通常會分別檢視 X-Y 軸與 Z 軸的數值。

• 電氣特性指標：針對不同的應用場景，樹脂材料的介電常數 (D_k) 與介質損耗因子 (D_f) 是關鍵。例如標準的 Isola 370HR 與針對高速傳輸的 Tachyon 100G，在 1GHz 與 10GHz 下的 D_k/D_f 表現有顯著的層級差異。

銅箔 (Copper Foil)

銅箔作為基板的導電層，其表面粗糙度與製程直接影響高頻訊號傳輸的品質與製造成本。

source: Ref[1]

• 壓延銅箔 (Rolled Copper)：透過物理碾壓工藝製成，其表面平整度較高 (Smoother)，在處理高頻訊號時能有效降低趨膚效應帶來的損耗。

• 電解銅箔 (Electro-deposited, ED)：透過電化學沉積製成，具備較低的製造成本 (Lower Cost)，是廣泛應用於常規規格的銅箔類型。

1.2. PCB 製作

由下方圖片可以清楚地看出銅箔基板 (CCL) 的製造流程，以及半固化片 (Prepreg，簡稱 PP) 與 CCL 在製程階段與物理特性上的差異。

CCL 的製造流程

CCL 的生產主要涵蓋含浸、乾燥與壓合等步驟，整個過程是樹脂化學聚合反應的控制：

source: Ref[1]

• 含浸 (Impregnation)：將玻璃纖維布 (Glass Fabric) 浸入液態樹脂 (Resin) 槽中，使樹脂均勻附著並滲透進入纖維結構中。

• 乾燥與裁切 (Drying & Shear)：含浸後的玻璃纖維布經過烘箱加熱，將樹脂內的溶劑揮發，並使其發生初步的聚合反應。隨後進行裁切，此產物即為 PP (Prepreg)。

• 疊合與壓合 (Lay-up, Heat & Press)：將單張或多張 PP 疊加，並在上下外側鋪上銅箔 (CU Foil)。最後送入熱壓機中，透過高溫與高壓使樹脂重新熔化、流動並完全固化，形成最終的 CCL (Core Laminate)。

樹脂的聚合階段 (A, B, C-Stage)

圖片中標示的 A、B、C 階段，代表了樹脂在不同製程節點的物理與化學狀態：

• A-Stage (液態)：最初的液態樹脂槽狀態。樹脂單體尚未交聯，具備完全流動性。

• B-Stage (半固化態)：PP 所在的階段。樹脂經過初步烘烤，呈現固體狀且不具流動性，但化學反應尚未完全結束。當再次遭遇高溫與高壓時，B-Stage 樹脂會短暫恢復流動性，隨後繼續反應至完全固化。

• C-Stage (全固化態)：完成壓合後的 CCL 所處階段。樹脂已達到完全交聯聚合，形成具有高強度且無法再次熔化的穩定固態。

PP 與 CCL 的核心差異

• 物理組成與狀態：PP 僅由玻璃纖維與 B-Stage 樹脂組成，無金屬層；CCL 則是 PP 經過 C-Stage 固化後，外層覆蓋金屬銅箔的複合材料。

• 在 PCB 製程中的功能：

  • CCL 作為基板的結構核心 (Core)，負責提供物理支撐與製作內層線路所需的導電銅層。

  • PP 則作為多層疊構間的絕緣黏結材，透過其在熱壓製程中受熱熔融流動的物理特性，填補內層銅箔蝕刻後留下的「非殘銅區」，並將獨立的 CCL 內層板緊密結合為單一多層結構。

PCB 標準製造流程簡述

source: Ref[1]

• 內層線路製作 (步驟 1-6) 流程從準備核心基板 (Core Laminate) 開始。基板表面經過乾膜壓合 (Dry Film Resist Coat) 與曝光成像 (Imaging) 後，進入顯影與蝕刻 (Develop & Etch) 去除多餘銅箔，形成內層線路。隨後進行自動光學檢查 (AOI) 確認線路完整性，並透過氧化處理 (Oxide Treatment) 粗化銅面，以提升後續製程中樹脂的附著力。

• 多層壓合與鑽孔 (步驟 7-10) 將完成的內層板與半固化片疊合 (Layup)，並送入高溫高壓環境中完成壓合 (Lamination)。冷卻後進行機械鑽孔 (Drilling)，以建立層疊結構間的垂直導通通道。鑽孔後必須進行除膠渣與清潔 (Desmearing/Cleaning)，以清除孔壁上的高溫融膠殘留物，確保後續鍍銅品質。

• 孔壁金屬化與外層製作 (步驟 11-15) 透過化學沉銅 (Electroless Copper Plating) 使絕緣的鑽孔壁具備基礎導電性。接著再次進行外層乾膜壓合與曝光顯影 (Expose & Develop)，並利用電鍍 (Electroplate) 將孔壁與外層線路的銅層加厚至設計規格。最後進行去膜與蝕刻 (Strip & Etch)，完成最終的外層實體線路。

• 表面處理、成型與測試 (步驟 16-21) 在線路表面塗佈防焊油墨 (Solder Mask) 以保護銅面，並印製標示零件位置的文字 (Silk Screen)。隨後進行邊緣裁切成型 (Finished Routing)，並透過嚴格的電性測試 (Electrical Test) 排除短路或斷路等異常。最後經由最終檢驗 (Final Inspection) 確認品質合規後，進行包裝出貨 (Ship)。

2. Simulation 要注意的地方

2.1. 正確使用Parameters

在進行訊號完整性 (SI) 與電源完整性 (PI) 建模時，PCB 疊構 (Stackup) 參數的精確度會直接決定模擬結果是否吻合實際的物理現象。可以將疊構參數對 SI/PI 建模的影響與取用原則歸納為以下三大關鍵：

source: Ref[1]

介電材料參數的正確選用 (D_k/D_f)

source: Ref[1]

• 避免使用行銷規格表：行銷資料表 (Marketing Data Sheet) 通常僅提供特定條件下的概略數值。若直接將其用於疊構與通道建模，將會產生極大的誤差，導致模擬結果失真。

• 採用工程規格表：必須依據具體的疊構構造 (例如 1x1080 玻璃布)、樹脂含量 (Resin Content) 以及壓合後的實際厚度，從工程規格表 (Engineering D_k/D_f Tables) 中查找最準確的介電常數 (D_k) 與介質損耗因子 (D_f)。

• 對齊 Nyquist 頻率：材料的 D_k 與 D_f 是隨頻率變動的。建模時必須精確提取與系統資料傳輸率 (Bit rate) 對應之 Nyquist 頻率下的 D_k/D_f 數值。

銅厚與幾何變數的製造現實

source: Ref[1]

• 採用製造後的實際銅厚：這是極易發生誤差的環節。以 1 oz 銅箔為例，其理論假設厚度為 1.4 mils (36um)，標準規範 (IPC-4562A) 標稱厚度為 1.35 mils，但在 SI/PI 建模時，必須使用「製造後的典型厚度 (Typical Thickness After Fabrication)」，亦即 1.20 mils (30um)。

• 壓降與損耗評估：精確的銅箔重量與厚度決定了走線的截面積，這對於 PI 建模中的直流壓降 (IR Drop) 分析至關重要。同時，銅箔表面的粗糙度 (Copper roughness) 會顯著加劇高頻訊號的損耗 (Loss)。

• 介電層壓合厚度與蝕刻因子：建模必須採用 Core 與 Prepreg 壓合完成後的最終厚度 (Finished pressed thickness)，而非單張材料的原始厚度。此外，銅線在製程蝕刻後會呈現梯形，必須將此蝕刻因子 (Etch factor) 納入模型才能準確計算特性阻抗。

玻璃纖維與實體結構限制

• 纖維編織效應 (FWE)：玻璃布的編織樣式 (Glass style) 會造成板材局部介電常數不均勻，需將其納入考量，以避免高速差分訊號產生相位偏斜 (Skew)。

• 鑽孔長徑比 (Drill Aspect Ratio)：機械鑽孔的孔徑與板厚比例限制了 PCB 的最大允許總厚度。在設計疊構初期，就必須確認此製程限制，以確保設計具備可製造性。

SI/PI 建模的核心原則是「反映製造現實」。任何基於理論標稱值或行銷規格的假設，都會在高速通道分析中被放大，進而影響設計的可靠度。

2.2. Etch Factor (蝕刻因子)

Etch Factor的定義

在 PCB 製造過程中，線路的成型是透過化學藥液蝕刻掉多餘的銅箔。由於蝕刻液不僅會向下侵蝕，也會向兩側邊緣進行侵蝕（即側蝕現象），這會導致最終成型的銅線截面呈現梯形，而非完美的矩形。

source: Ref[1]

• 幾何特徵：銅線頂部（被抗蝕刻層 Etch Resist 覆蓋處）的寬度較窄，標示為 W2；底部（貼附於核心基板 Core Laminate 處）的寬度較寬，標示為 W1。

• 參數定義：單側側蝕縮減的水平寬度標示為 x，銅層的垂直厚度標示為 t。

• 計算公式：圖片中引用的標準定義為 Etch Factor (EF) = t / x。

• 蝕刻角 (Etch Angle)：由側蝕斜邊與底邊形成的夾角，其公式定義為 arctan(t / x)。

對物理結構與製造的影響

蝕刻效應會改變傳輸線的物理形狀，進而影響製造與設計的配合：

• 結構方向性：在 PCB 的疊構中，銅線較寬的一側（底部 W1）必定總是與核心基板 (Core Laminate) 相鄰。

• 阻抗 (Z0) 補償機制：梯形截面會改變線路的截面積與邊緣電場分佈。為了確保最終成品的特性阻抗與原始設計模型一致，PCB 製造廠必須根據其特定的製程能力，主動調整光罩 (Photo-tool) 的幾何尺寸，對線寬與線距進行預先補償。

對 SI/PI 建模的關鍵影響

在進行高速訊號完整性 (SI) 與電源完整性 (PI) 分析時，精確掌握 Etch Factor 是確保模擬結果吻合現實的基礎：

source: Ref[1]

• 避免理想化誤差：若在場解算器 (Field Solver) 中將銅線簡化為理想矩形，會導致電容與電感的計算失真，進而影響阻抗匹配與高頻損耗的預估精準度。

• EDA 軟體定義差異：這是一個極易被忽略的陷阱。圖中特別用紅字強調，許多 EDA 工具對蝕刻因子的定義並不相同 (Many EDA tools will define etch factor differently!)。部分軟體可能將其定義為 W2/W1 的比例，或採用角度輸入。在建立堆疊模型前，必須仔細查閱所用模擬軟體的說明文件，以確保輸入正確的參數數值。

2.3. Drill Aspect Ratio(鑽孔長徑比)

Drill AR的定義

source: Ref[1]

• 計算公式：Drill Aspect Ratio (AR) 定義為「未鍍銅的板厚 (Unplated Board Thickness)」除以「鑽孔直徑 (Drill Dia.)」。

• 製程能力限制：大多數 PCB 製造廠的最大長徑比限制為 10:1，而高階製造廠則可達到 15:1。

• 物理尺寸制約：這項比例限制了在特定的電路板厚度下，所能使用的最小鑽孔直徑。換言之，板厚越厚，所要求的最小孔徑就必須越大。

對 SI/PI 建模的影響 (SI/PI Implications)

鑽孔尺寸的物理限制會直接連動改變 PCB 內部的幾何結構，進而對訊號與電源完整性產生顯著影響：

對訊號完整性 (SI) 的影響

受限於長徑比，厚板必須採用較大的鑽孔尺寸，這會改變導通孔 (Via) 的實體體積與寄生電容、電感。因此，最小鑽孔尺寸的限制會直接對導通孔的特性阻抗 (Via Impedance) 產生影響。

對電源完整性 (PI) 的影響 (直流壓降效應)

在 BGA 封裝下方高密度的引腳區域 (BGA pinfield)，鑽孔尺寸對電源層 (Power Plane) 的直流壓降 (IR Drop) 有著決定性的影響。

source: Ref[1]

• Anti-pad(反焊墊 或 避空區) 擴張：Anti-pad 的直徑大小是由鑽孔直徑所定義的。較大的鑽孔直徑會迫使設計必須使用較大的 Anti-pad。

• 電流通道縮減：當 BGA 區域的 Anti-pad 變大時，電源層剩餘的網格狀實體銅面積會大幅減少，導致等效電阻上升，進而增加直流壓降 (Increased IR drop)。

• 蝕刻因子 (Etch Factor) 的加成效應：較低的蝕刻因子意味著走線邊緣被侵蝕的比例更高，這會進一步減少剩餘銅層的截面積，導致 IR Drop 增加。在圖中 2:1 蝕刻因子的極端試算下，0.5 oz、1.0 oz 與 2.0 oz 的銅厚，其截面積會分別大幅減少 91%、81% 與 61%。

Anti-pad的作用

在電路板的電源層 (Power Plane) 或接地層 (Ground Plane) 中，當導通孔 (Via) 穿過這些整片的銅箔層，且不應該與它們發生電氣連接時，就必須在孔的周圍挖空一圈銅箔，以防止孔壁與平面短路。這個被挖空的無銅區域就是 Anti-pad。在 SI/PI (訊號/電源完整性) 設計中，避空區尺寸的拿捏非常關鍵：

• 尺寸太小：會增加導通孔與周圍銅平面之間的寄生電容，導致該處的特性阻抗下降。

• 尺寸太大：雖然寄生電容減少，但會大幅削減電源平面的實體銅面積，導致等效電阻上升與直流壓降 (IR Drop) 增加；若相鄰的避空區互相連接，甚至會切斷高速訊號的迴流路徑 (Return Path)，引發嚴重的電磁干擾 (EMI) 與訊號失真問題。

2.4. Via Stub（殘留樁）

在多層印刷電路板中，當訊號透過導通孔 (Via) 從特定層轉換到另一層時，導通孔剩餘未使用的多餘銅柱部分即稱為 Via Stub。在高速訊號傳輸中，這段未使用的結構會產生嚴重的物理干擾。

source: Ref[1]

• 訊號反射與破壞性干涉：當入射訊號行經導通孔並轉入內層走線時，部分訊號會繼續向下進入 Stub 區域。這部分訊號到達 Stub 底部的開路端後會發生全反射，反向傳回交會點。

• 諧振頻率 (fo) 衰減：當反射訊號的來回延遲時間 (2TD) 剛好等於某一頻率的半個週期 (1/2 Cycle Delay) 時，反射波與主波會發生相位相差 180 度的破壞性干涉，導致該頻率的訊號能量被大幅抵消。此諧振頻率的計算公式為：f_o = c / (4 * Stub_length * sqrt(D_keff))。

• 長度與訊號衰減的正相關：Stub 長度越長，諧振頻率點越低，對工作頻段的破壞越早發生。

  • 270 mil Stub：在 10 GB/s NRZ 傳輸下，其諧振頻率落在 4~5 GHz 附近，導致插入損耗 (Insertion Loss) 出現極深的凹陷，接收端的眼圖 (Eye Diagram) 完全閉合，訊號無法正確解碼。

  • 65 mil Stub：長度縮短後，諧振頻率被推遲至 18~19 GHz 左右，避開了 10 GB/s 訊號的主要頻寬，眼圖得以保持清晰張開的狀態。

解決方案：背鑽技術 (Back-drilling)

為了解決 Via Stub 帶來的諧振衰減，業界普遍採用背鑽 (Back-drilling) 製程來物理移除多餘的銅柱。

source: Ref[1]

• 二次鑽孔清除：在電路板壓合與一次鍍銅完成後，使用較大的鑽頭從板子背面（或頂面）對準原本的導通孔再次鑽孔，將未參與訊號傳輸的銅管壁切除。

• 鑽孔尺寸與公差：背鑽所使用的鑽頭直徑通常會比原導通孔大 8 到 10 mils，以確保能完全清除孔壁銅箔。

• 殘留 Stub 的必然性：為了避免背鑽鑽頭過深而破壞到目標層的訊號走線，實務上無法做到絕對的「零殘留 (Zero Stub)」。製程中必定會保留一小段安全距離，因此總是會留下微小的殘留 Stub (Always a residual stub left)。目前高階板廠的製程能力，大約能將殘留長度控制在距離目標層 5 mils 以內。

  • 假設採用典型的高頻板材(D_keff = 4.0)，f₀ = 295 GHz。因此，將殘留 Stub 控制在 5 mils 以內，能有效將破壞性干涉的影響推至頻帶之外，確保訊號的眼圖品質。

• 下層佈線的Antipad設計限制：由於背鑽的孔徑較大，且鑽孔過程中可能產生偏移 (Wander)，因此在目標層以下的各個參考層與佈線層，必須設計比常規更大的避空區 (Larger antipad)，以防止背鑽過程意外切斷下方的走線或造成層間短路。

2.5. Fiber Weave Effect(FWE)

FWE 是指因玻璃纖維編織結構引起的時序偏斜 (Fiberglass induced timing skew)

source: Ref[1]

• 成因：當等長的兩條或多條傳輸線 (如差分訊號的 D+ 與 D-) 佈線於電路板上時，若一條走線恰好位於玻璃纖維束上方，而另一條位於樹脂縫隙上方，兩者將面臨不同的介電常數。

• 訊號劣化：這種最大介電常數與最小介電常數的差異，會導致差分訊號產生相位偏移 (Skew)，進而嚴重影響差分電壓 (V_diff) 與共模電壓 (V_com) 的波形完整性。

解決方案

實務上為了減輕 FWE 帶來的影響，可分別從材料選用以及佈線製造設計兩方面著手，且有時會同時採用一種以上的技術來確保訊號品質。

材料端策略 (Material)

• 選用開纖玻璃布 (Choose spread weave glass style)：從材料物理結構上改善介電常數不均勻的問題。

• 效能對比：標準的 1080 玻璃布在 TDR 測試中會產生 6 psec 的時序偏斜；若改用 1035/1078 開纖玻璃布，則能將時序偏斜降至 0 psec，有效消除 FWE 帶來的相位誤差。

source: Ref[1]

設計與製造端策略 (Design)

若受限於成本或材料取得，可透過調整 PCB 佈局與製程設計來平均化每條走線所經歷的介電常數：

source: Ref[1]

• 匹配差分對佈線間距 (Match diff pair routing pitch)：調整走線間距，使其與玻璃纖維的編織節距精確對齊，確保 D+ 與 D- 處於相同的介電環境。

• 曲折佈線 (Zig-zag or “freehand” routing)：刻意讓走線以特定角度 (非水平或垂直) 穿越玻璃纖維布，避免單一走線始終停留在纖維束或樹脂縫隙上。

• 旋轉板材 (Rotate PCB in panel 7-10 deg)：在拼板製造階段，將整片 PCB 佈局旋轉 7 到 10 度。此方法能在不改變原有直線佈線設計的前提下，達到切斷單一纖維紋理方向的效果。

3. Copper Roughness

3.1. Roughness的原因

銅箔表面粗糙度 (Copper Roughness) 貫穿了從銅箔製造到 PCB 多層板壓合的整個製程。在高速訊號傳輸中，銅面粗糙度會加劇集膚效應(Skin Effect)，直接影響訊號的插入損耗。

電解銅箔的原生粗糙度 (Electrodeposited Fabrication)

電解銅箔的原生粗糙度取決於其物理沉積製程:

source: Ref[1]

• 成型機制：銅箔是在電解槽中沉積於旋轉的金屬輪 (Drum) 上所生成，金屬輪的轉速決定了銅箔的最終厚度。

• 兩面差異：貼附於金屬輪的一面稱為光面 (Drum Side)，而面向電解液持續生長的一面則稱為毛面 (Matte Side)。在未經處理的狀態下，毛面的粗糙度永遠大於光面。

銅箔廠的瘤化處理 (Nodulation Treatment)

為了確保銅箔能牢固地壓合在基板上，銅箔製造商會透過化學槽進行瘤化處理，藉由微觀的銅瘤(Nodulation)來增加物理咬合力。

source: Ref[1]

• 標準處理 (Standard)：傳統做法是在原本就呈現錐狀突起的毛面進行瘤化 (Matte Side Treated)，這會形成極高的粗糙度，提供最強的結合力。

• 反轉銅箔 (RTF / DSTF)：為了兼顧結合力與高頻訊號的低損耗需求，反轉處理銅箔 (RTF, Reverse Treated Foil) 或光面處理銅箔 (DSTF, Drum Side Treated Foil) 選擇在相對平滑的光面上進行瘤化處理，有效降低了整體的表面粗糙度。

PCB 廠的壓合前表面處理 (Oxide/OA Treatments)

在 PCB 廠製造多層板時，核心基板 (Core Laminate) 外層未經處理的銅面必須再次進行粗化，以促進其與半固化片 (Prepreg) 的附著力。

source: Ref[1]

• 氧化處理 (Oxide Treatment)：透過生長非導電的氧化物結晶來達成表面粗化。此製程不會顯著改變底層銅表面的物理輪廓。

• 微蝕型替代處理 (Oxide Alternative - Etch)：透過微蝕刻液顯著改變銅的表面輪廓，達成與 Prepreg 的機械性接合 (Mechanically bonding)。這會增加高頻損耗。

• 非微蝕型替代處理 (Oxide Alternative - Non-Etch)：利用化學鍵結 (Chemical bonding) 的方式與 Prepreg 結合。此方法不會顯著改變表面輪廓，是高速板材維持平滑銅面的重要製程。

銅箔表面粗糙度參數

在評估 PCB 銅箔與進行高速訊號建模時，主要依靠以下三種統計參數來量化微觀表面的粗糙程度：

source: Ref[1]

• R_z (十點平均粗糙度)：計算取樣長度內 5 個最高峰與 5 個最深谷的垂直距離平均值。此參數側重於局部極端輪廓，對表面突起的銅瘤或深陷的凹坑等異常變化最為敏感。

• R_a (算術平均粗糙度)：計算所有數據點偏離基準平均線之絕對值的算術平均數。此參數反映整體的基礎平滑度，單一極端值的影響力會被整體平均淡化。

• R_q (均方根粗糙度)：計算所有數據點偏離基準平均線之距離平方的平均數，再開平方根。同樣用於描述整體粗糙度，但由於包含平方計算，其對極端峰谷的變化敏感度較 Ra 更高。

3.2. Roughness的影響

銅箔粗糙度 (Copper Foil Roughness) 在高速訊號傳輸中對訊號完整性 (Signal Integrity) 與導體損耗 (Conductor Loss) 有著決定性的影響。

銅箔粗糙度與集膚效應 (Skin Effect) 的物理關聯

在高頻訊號傳輸時，電流會產生集膚效應，亦即高頻電流傾向集中在導體的表面流動。集膚深度 (Skin Depth, δ) 是頻率的函數，頻率越高，集膚深度越淺。 當銅箔表面的粗糙度 (R_z) 大於或接近集膚深度時，電流被迫沿著粗糙的表面輪廓「上下起伏」前進。這會導致實際電流路徑變長，進而增加等效電阻 (AC Resistance) 與插入損耗 (Insertion Loss)。

source: Ref[2]

銅箔粗糙度的製程演進：

為了減少高頻損耗，PCB 產業不斷開發更平滑的銅箔:

• RTF / RTF2 / RTF3: 粗糙度從 R_z ≤ 3.0 um 降至 R_z ≤ 2.1 um。

  • RTF(Reverse Treated Foil, 反轉處理)：為了降低粗糙度，銅箔廠「反轉」了處理面，改為針對平滑的「光面」進行瘤化與粗化處理

• HVLP (Hyper-Very-Low-Profile, 極低輪廓銅箔) 演進: 從初代 HVLP (R_z ≤ 2.0 um) 一路發展到 HVLP2 (R_z ≤ 1.3 um)、HVLP3 (R_z ≤ 0.8 um)，目前最先進的為 HVLP4 (R_z ≤ 0.5 um)。

  • HVLP 為了達到極致的平滑度，其製造與處理技術的核心思維是揚棄傳統的「物理機械咬合」，全面轉向「奈米級晶粒控制與化學鍵結」。

粗糙度對 224G 高速系統設計的影響

• 物理極限的交叉點：

  • 在 53 GHz 下，集膚深度 (0.282 um) 已經小於目前最平滑的 HVLP4 銅箔粗糙度 (0.5 um)。 這意味著在 224G 系統中，即使採用業界最平滑的 HVLP4 銅箔，絕大部分的高頻電流依然是在粗糙的輪廓內流動。表面粗糙度對導體損耗的劣化作用依然顯著，無法單純靠現有銅箔升級完全消除。

• PCB 製程與表面處理的瓶頸：

  • 在 PCB 製造過程中，為了確保銅箔與介電材料 (Prepreg) 的層間結合力，通常會進行氧化處理 (Oxidation process，如棕化處理) 來刻意製造粗糙面。

  • 考慮到 224G 的集膚深度極淺，傳統增加粗糙度的氧化製程會嚴重破壞損耗性能 (Loss performance improving, need lower...)。這迫使材料與製程端必須尋求替代方案，例如開發非粗糙化的化學鍵結表面處理技術，以在極低的物理粗糙度下維持足夠的抗剝離強度 (Peel Strength)。

銅箔粗糙度對介電常數 (D_k) 的影響

source: Ref[1]

• 有效厚度縮減與電容增加：在真實的 PCB 疊構中，銅箔表面的粗糙輪廓（例如銅瘤）會向內突入介電層。這使得上下兩層導體之間的「有效平均距離」小於理想的平滑狀態。距離的縮短會直接導致傳輸線的實際電容值增加。

• 模擬與實測的誤差：若在模擬工具中直接套用材料規格表提供的 D_k 值（該數值通常基於平滑表面假設），會得出較低的模擬有效介電常數（例如 3.626）。這與實際量測到的數值（例如 3.761）存在明顯落差，若不加以修正，將導致阻抗不匹配與相位延遲的評估失真。

修正有效介電常數 (D_{keff_rough}) 的方法

為了在 EDA 軟體中精確還原物理現象，同時避免因建立極度複雜的粗糙 3D 網格而耗盡運算資源，工程界普遍採用等效介電常數修正法。

source: Ref[1]

• 電容等效原理：模擬軟體中維持平滑的幾何模型厚度 (H_smooth) 不變，同時將輸入的材料介電常數進行數值補償，使系統運算出的等效電容值能精準匹配真實粗糙結構下的物理電容。圖中範例顯示，粗糙結構與平滑結構的電容比值為 1.242，因此修正後的 D_k 需同步乘上此比例常數 (4.0 * 1.242 = 4.968)。

• 修正公式： D_{keff_rough} = [ H_smooth / (H_smooth - 2 * R_z) ] * D_keff

• 參數定義與物理意義：

  • H_smooth：平滑狀態下的原始介電層厚度。

  • R_z：銅箔的十點平均粗糙度。

  • D_keff：材料規格表上的原始介電常數。

  • 公式中的分母 (H_smooth - 2 * R_z) 代表扣除上下層銅箔粗糙度向內侵入的深度後，真正純粹的介電層有效厚度。

3.3. 銅箔表面粗糙度模型(Roughness Modeling)

在評估高速印刷電路板的導體損耗時，工程界發展出多種模型來量化銅箔表面微觀粗糙度的物理影響。

三角形粗糙度模型 (Triangular Roughness Model)

source: Ref[1]

• 此模型將實際量測到的不規則粗糙輪廓，簡化為規律的連續三角形幾何輪廓。

• 它建立了一套基礎的數學關係，用以連結均方根高度 (標示為 Δ或 R_q) 與十點平均粗糙度 (R_z)。

• 其公式定義為：Δ = R_z / (2 * sqrt(3))，亦即 R_z 約等於 R_q * (2 * sqrt(3))。

Huray「雪球」模型 (Huray "Snowball" Model)

source: Ref[1]

• 這是一個高度複雜且還原度高的模型，其基本假設是將銅箔毛面的突起物視為非均勻分佈、形似「雪球」的微小球體。

• 該模型假設這些雪球是依附在平坦底部上，並以六角形晶格 (hexagonal lattice) 的陣列形式進行堆疊。

• 其計算需要極度精確的微觀幾何參數，例如在特定的六角形面積與 5.8 um 的高度限制內，需要最少 11 顆、最多 38 顆半徑為 1 um 的球體來建構模型。

• 由於這些微觀參數無法從一般的材料規格表中取得，工程實務上必須依賴向量網路分析儀 (VNA) 的實測數據來進行方程式的參數擬合 (Fit equation parameters)，才能求出修正係數。

Cannonball-Huray 模型 (Cannonball-Huray Model)

source: Ref[1]

• Simonovich提出兼具物理精準度與工程實用性的簡化模型，它成功將簡單的三角形模型與複雜的 Huray 雪球模型串聯起來。

• 它將原本數量不固定的非均勻球體，簡化為固定 14 顆球體 (N_i = 9+3+1) 所組成的金字塔堆疊結構，形似整齊疊放的加農砲彈 (Cannonball)。

• 此模型最大的技術突破在於將球體幾何參數直接連結到業界常用的 R_z 數值：它定義球體半徑 (r) 約為 0.06 * R_z，且平坦底面積 (A_flat) 約為 36 * r²。

• 透過上述參數代換，原本繁雜的粗糙度修正係數算式(K_ch(f), Roughness Correction Factor)，被大幅精簡為

  

• 使工程師能直接利用頻率相關的集膚深度 (δ) 與常規的 R_z 數值進行高頻損耗評估。

模擬與實測比對 (Simulation Correlation) 結果

source: Ref[1]

不考慮相位 (Phase) 的情況下，粗糙度模型 (如 CH 模型) 的準確性

若暫不檢視相位延遲，採用表面粗糙度模型（如 Cannonball-Huray）計算出有效介電常數 (D_keff) 後，其模擬結果確實具備高度的準確性

• 損耗與阻抗表現：觀察圖中的 SDD21 (插入損耗)、SDD11 (回返損耗) 以及 TDD11 (時域反射阻抗) 圖表，只要是不使用原始規格表 D_k 的模型，其模擬曲線皆能與實際待測物 (DUT) 的紅色量測曲線呈現高度吻合。

• 工程意義：這證實了在評估訊號衰減與阻抗匹配時，單純套用粗糙度修正模型就能大幅消除原始材料規格帶來的嚴重誤差，具備極高的工程實用價值。

相位延遲 (Phase Delay) 必須同時考量粗糙度修正與因果律 (Causality)

圖表右下角的 Phase Delay 是鑑別模型完整性的最終指標，明確展示了因果律的必要性。

• 非因果律模型的偏差：圖中的藍線 (Sim_NonCausal) 雖然已經使用了修正後的 D_keff，但在相位延遲的表現上，依然與紅色的實際量測值 (DUT) 產生明顯偏離。

• 最精確的模型組合：圖表右側文字總結指出，唯有同時採用「有效介電常數 (D_keff)」加上「因果律模型 (Causal model)」，其模擬出來的綠線 (Sim_Causal) 才能完美貼合實際量測結果。

3.4. 因果律(Causality)

下面三點歸納概括了電磁學中，從物理本質到數學建模的因果性架構：

物理層（Passive & Stable Material 滿足 Causality）

• 無源性（Passivity）：被動材料無法憑空創造能量，系統吸收的能量恆大於等於 0。

• 穩定性（Stability）：衝激響應在時間趨近於無限大時收斂，系統極點全部落在複數平面左半葉（Left-Half Plane）。

• 因果性（Causality）：時間具有單向性，響應不能超前激勵（h(t) = 0 for t < 0）。物理世界存在的真實無源傳輸線必然嚴格遵守因果律。

物理＋數學表徵層（Z(ω) = R(ω) + j·X(ω) 阻抗模型）

• 實部 R(ω)：代表系統的能量耗散項（Dissipative Part），對應電阻損耗、導體粗糙度損耗或介質極化損耗。

• 虛部 X(ω)：代表系統的能量儲存項（Reactive Part），對應磁場儲能（內部/外部電感）或電場儲能（電容效應）。

• 複數頻域解析性：若系統在時域滿足因果性，其頻域阻抗函數 Z(s) 在右半複數平面（s = σ + jω, σ > 0）必須是解析函數（Analytic Function），沒有任何奇異點。

數學約束層（R(ω) 與 X(ω) 透過 Hilbert Transform）

• Kramers-Kronig（KK）關係式 / 希爾伯特變換（Hilbert Transform, HT）

• P.V. (Cauchy Principal Value)：代表「柯西主值」。因為當積分變數v 剛好等於目標頻率ω 時，分母為零會產生奇異點 (Singularity)。P.V. 是一種處理此類瑕積分的數學技巧，取奇異點兩側對稱逼近的極限值。

工程意義：

• 阻抗的實部與虛部並非獨立變數

• 一旦導體粗糙度或介質材料改變了能量損耗 R(ω)，其電抗與相位響應 X(ω) 就被數學唯一決定。

• 任何只修改 R(ω) 而未透過希爾伯特變換同步修正 X(ω) 的模型，在數學上都必定打破時域因果性。

粗糙度與因果律修正 D_keff 模型解析

將因果律 (Causality) 導入銅箔粗糙度模型，是解決高頻相位延遲誤差與還原有效介電常數 (D_keff) 頻率響應的關鍵技術。

source: Ref[1]

純幾何修正的侷限性 (綠色曲線)

傳統的粗糙度修正主要依賴幾何厚度補償，公式為

這種物理厚度等效法僅提供了一個靜態的電容增加量。在圖表中，綠色曲線雖然提升了整體的 D_keff 基準值，但無法正確匹配高頻下介電常數隨頻率遞減的色散 (Dispersion) 趨勢。

導入複數粗糙度修正因子 (藍色公式)

為了符合物理學的因果律 (Kramers-Kronig 關係)，導體表面的粗糙效應不能僅視為純電阻的增加。粗糙輪廓會同時改變電流路徑的內部電感，進而影響訊號的相位速度。該模型透過引入複數形式的粗糙金屬阻抗來解決此問題：

公式中的 K(if) 定義為複數粗糙度修正因子 (Complex roughness correction factor)，強制模型同時處理損耗 (實部) 與相位/電感 (虛部) 的頻率相依性。

高頻頻帶的修正結果 (藍色曲線)

將粗糙度修正因子轉換為複數形式後，內部電感的變化被正確計算，從而精準修正了相位延遲所換算出的有效介電常數。圖表的比對結果顯示，套用複數修正的藍色曲線，在 0 至 50 GHz 的極寬頻範圍內，精確地貼合了實際目標數據 (紅色曲線)，解決了非因果模型在相位預測上的失真問題。

4. 結論

精確的 SI/PI 建模必須建立在充分理解 PCB 製造現實的基礎上。從蝕刻因子 (Etch Factor) 對走線截面的改變、鑽孔長徑比 (Drill Aspect Ratio) 對直流壓降的影響，到玻璃纖維編織效應 (FWE) 及殘留樁 (Via Stub) 對高頻訊號的破壞，各項製造細節皆會在高速傳輸中被放大。

此外，Simonovich 提出的 Cannonball 模型與複數粗糙度修正因子，證明了在評估導體表面粗糙度時，必須同時考量有效介電常數與物理因果律 (Causality)，方能準確預測相位延遲與損耗表現。工程師在建立堆疊與通道模型時，應採用製造後的實際工程數據，而非行銷規格，方能確保設計的可靠度與預測準確性。

5. 附錄

DesignCon 是全球專注於高速晶片、封裝、電路板及系統層級（涵蓋 SI/PI、SerDes、先進封裝與高頻量測）的指標性技術研討與展覽盛會。自 2015 年起，每年頒發的「年度工程師獎」（Engineer of the Year Award）旨在表彰在高速硬體設計與測試領域具備卓越貢獻的頂尖工程師。

歷年 DesignCon 「年度工程師獎」（Engineer of the Year Award） 得主及代表性技術貢獻整理如下：

● 2026 年：Lambert (Bert) Simonovich（Lamsim Enterprises）
專精於高速背板與訊號完整性建模。提出著名的 Cannonball 導體表面粗糙度模型，將複雜的 Huray 模型實用化，使工程師能直接利用板材規格書的 R_z 參數完成高頻 PCB 損耗與有效介電常數（D_keff）的精準建模。

● 2025 年：Benjamin Dannan（Signal Edge Solutions）
專注於先進半導體封裝（Advanced Packaging）與高效能 ASIC 的 SI/PI 設計、建模與量測技術，推動尖端電源分配網路（PDN）分析與高頻電磁模擬整合。

● 2024 年：Casey Morrison（Astera Labs）
Astera Labs 共同創辦人兼 CPO。帶領團隊推進 800Gbps 乙太網路、PCIe 5.0/6.0 及 CXL 互連架構之 Retimer 晶片開發，並建立雲端資料中心的連線診斷機制。

● 2023 年：Steve Sandler（Picotest.com / AEi Systems）
具備超過 40 年電源系統工程經驗，著有《Power Integrity Using ADS》。專注於高保真度 PDN 測試儀器開發、超低阻抗量測方法以及電源完整性最佳化。

● 2022 年：Richard Mellitz（Samtec）
IEEE 802.3 乙太網路標準通道運算裕度（Channel Operating Margin, COM）規格的關鍵推動者，建立高速串列通道品質量化與互連驗證標準。

● 2021 年：Cathy Ye Liu（Broadcom）
Broadcom SerDes 架構資深總監，領導 56G/112G/224G/448G 高速收發器與光互連架構開發，擁有數十項專利並深度參與 OIF 與 IEEE 標準制定。

● 2020 年：Istvan Novak（Samtec，前 SUN/Oracle）
IEEE Life Fellow，電源完整性領域權威。開創 25-μm 超薄電源地介質板技術與低 ESL 去耦電容架構，長年主持知名開源 SI/PI 技術社群。

● 2019 年：Vishram Pandit（Intel）
專注於晶片-封裝-電路板跨層級的 SI/PI 協同設計（Co-Design）與晶片內電源雜訊建模，為 LPDDR5 及高速記憶體介面完整性規格核心推手。

● 2018 年：Mike Peng Li / 李鵬（現任職於 AMD，獲獎時任職於 Intel/Altera）
IEEE Fellow、時脈抖動（Jitter）與高速 SerDes 測試權威，著有多本高速訊號測試經典著作，為高速 I/O 驗證與光學 FPGA 測試分析方法重要奠基者。

● 2017 年：Heidi Barnes（Keysight Technologies）
專注於高速 EDA 電磁與通道模擬，推動 IEEE-370 夾具去嵌（Fixture De-embedding）標準與高頻 S 參數品質驗證方法。

● 2016 年：Eric Bogatin（Teledyne LeCroy / CU Boulder）
訊號完整性教育先驅，著有經典教科書《Signal and Power Integrity - Simplified》，長年推動直觀的傳輸線與電磁雜訊物理理解與教學。

2015 年：Mike Steinberger（SiSoft / MathWorks）
高速串列通道分析架構專家，主導 5-30 Gbps 串列鏈路行為模型與早期 IBIS-AMI 行為級模擬工具之開發與標準化。

補充說明

阻抗 (Impedance)和介電常數 (Permittivity)差異

在線性非時變 (LTI) 系統中，只要材料或系統的物理行為符合「因果律 (Causality)」，其複數響應的實部與虛部必定互為希爾伯特轉換 (Hilbert Transform, HT) 對，也就是必須滿足 Kramers-Kronig (KK) 關係。

複數阻抗 (Complex Impedance)和複數介電常數 (Complex Permittivity)是最常用的參數，它們的實部和虛部必須要滿足上述的KK/HT關係，但兩個的實部和虛部，卻有相反的差異:

• 在複數阻抗(Complex Impedance)中，實部管損耗，虛部管色散。

• 在複數介電常數(Complex Permittivity)中，實部管色散，虛部管損耗。

為什麼會顛倒？

這個現象並非物理學上的矛盾，而是源自於這兩個參數在電磁學中與激勵訊號（電壓或電場）的相位關係以及數學定義式的不同。

要理解這個反轉，核心的判定基準在於：

• 與激勵訊號「同相 (In-phase)」的成分：代表真實的功率消耗 (Loss)。

• 與激勵訊號「正交 (Out-of-phase，落後 90 度)」的成分：代表能量的儲存與相位的延遲 (Dispersion)。

導體：複數阻抗 (Z = R + jX)

阻抗是直接定義「電壓」與「電流」的關係，兩者之間沒有經過時間微分的轉換，因此實部與虛部的物理意義非常直觀：

• 實部 R (同相 —> 損耗)： 電壓與電流同相。電子流動時與晶格發生碰撞，將電能轉化為熱能散失。這是真實的能量損耗 (Loss)。

• 虛部 X (正交 —> 色散)： 代表電感或電容效應。電流與電壓相差 90 度，能量在磁場或電場中交替儲存與釋放，不消耗淨功率，但會造成訊號傳遞的延遲，進而引發色散 (Dispersion)。

介質：複數介電常數 ϵ = ϵ’ -j ϵ’’

介電常數描述的是「外加電場」與「材料內部極化」的關係。在馬克士威方程組中，高頻訊號在介質中傳播依靠的是位移電流 (Displacement Current)，而位移電流是「電場對時間的微分」。

在頻域中，對時間的微分在數學上相當於乘上 jω(角頻率)。這正是導致實部與虛部意義「翻轉」的關鍵：

• 實部 ϵ’ (極化同相 —> 色散)：

  這部分代表介質分子能完美跟上電場的變化。它如同一個完美的電容，負責「儲存」能量。儲存能量的能力決定了電磁波在該介質中的波速，因此主管色散 (Dispersion)。

• 虛部 ϵ’’ (極化落後 —>損耗)：

  這部分代表介質分子在極化翻轉時，因內部摩擦而「跟不上」電場變化所產生的落後響應。

• 數學翻轉的發生：

  當我們計算實際的位移電流密度 (J_d) 時，時間微分的jω會乘上複數介電常數：

  

  在這個結果中，原本帶有虛數 j 的 ϵ’’，因為 j ∙ (-j) = 1，轉變成了實數項 ωϵ’’。

  這個實數項代表位移電流的這部分與電場完全同相，而同相就意味著產生了真實的功率消耗（分子摩擦生熱）。因此，介電常數虛部的 ϵ’’ 實際上對應著損耗 (Loss)。

簡單來說，導體阻抗是直接評估電壓與電流，因此實部是損耗。而介電常數評估的是電場極化，在轉換為電路特性的過程中經歷了一次時間微分（乘上 j），導致原本代表能量儲存的實部 (ϵ') 成為了影響相位的色散項，而代表相位落後的虛部 (ϵ'') 被旋轉了 90 度，轉變成了消耗能量的損耗項。

[Reference]

1. Lambert Simonovich, PCB Fabrication_What SI PI Engineers Need to Know for First Time Modeling Success, Designcon21 Webinar

2. 224G Ultra-low Loss PCB Solution, Designcon24

3. EP23. 448G SerDes related to Cathy Ye Liu, BRCM

4. EP43. 400G高速互連技術解析：共封裝銅纜 (CPC)的挑戰 related to CCL

5. EP52. 高速序列傳輸抖動 (Jitter) 核心理論與收發器架構演進 related to Mike Peng Li, AMD

6. EP0. 我的 AI 硬體探索地圖

然而，當光引擎（Optical Engine）從「現場可抽換（Field-replaceable）」的可插拔模組，轉變為與運算/交換 ASIC 深度鍵合的共封裝晶片組時，任何單一光學或封裝缺陷都將導致整顆高昂 ASIC 報廢 。以往矽光子生態系缺乏成熟統一的 PDK(Process Design Kit)、組裝與可靠度規範，驗證流程高度仰賴終端客戶與個別供應商逐案協商（Case-by-case），造成供應鏈極度碎片化與高昂的研發成本 。

為了解決此一產業痛點，JEDEC(固態技術協會) JC-14.3 工作小組正式推動，並通過了專為矽光子量身打造的標準化品質與可靠度驗證規範（JESD264）。本文將深入剖析此項新標準的核心精神、驗證架構（涵蓋微光學元件、裸晶、整合晶片組至雷射整合）以及其推動「一次性平台驗證（Qualify Once）」對整體半導體與光通訊供應鏈所帶來的關鍵變革 。

1. 背景與推動動機

1.1. 光通訊三大世代演進趨勢

source: Ref[1]; 請參考: EP56. 光通訊系統技術概論與發展趨勢

• 電信時代（Telecom Age）：以低損耗光纖、光放大器、離散光學元件（Discrete Optics）與光學子模組（OSA(Optical Sub-Assembly): TOSA/ROSA）為主，著重長距離傳輸。

• 資料中心時代（Datacom Age）：應用轉向資料中心內部（Intra Datacenter）與運算水平擴展（Scale-out），導入光電整合（Integrated Photonics），並以 IMDD（強度調變直接偵測）與 Coherent（同調光）架構並進。

• AI 時代（AI Age）：核心轉為 AI 負載的後端網路（Back-End Networks），支援 Scale-up、Scale-across 與 Scale-out 混合互連；要求極高佈線與頻寬密度，推動 SerDes/光互連能耗降至小於 5 pJ/bit，逐漸導入 2.5D/3D 先進封裝與 CPO 技術

source: Broadcom

交換晶片頻寬與互連規格演進

在 16 年的演進歷程中，交換頻寬預計由 640G 躍升至 204.8T（增長達 320 倍），各層級硬體規格變化如下(請參考: EP38. 解析 3.2T 光通訊實體層技術)：

source: Ref[1]

突破功耗與頻寬瓶頸，逐漸導入 NPO / CPO

• 隨著交換晶片容量邁向 51.2T、102.4T 及 204.8T ，系統面臨顯著的頻寬與功耗挑戰 。

• 傳統可插拔光模組（Pluggable Transceivers）正由離散光學元件（Discrete Optics，如 TOSA/ROSA ）加速轉換為高度整合的矽光子積體電路（SiPh PIC）架構 。透過半導體 CMOS/OSAT 製造基礎設施 ，實現晶圓級生產與高密度光電整合

• 為了大幅縮短高頻電氣路徑（Shorten Electrical Path）、降低 SerDes 能耗（推向小於 5 pJ/bit）並減少信號損耗 ，封裝型態由前板可插拔延伸至近封裝光學（NPO）與共同封裝光學（CPO），推動光引擎與交換/運算 ASIC 進行 2.5D/3D 先進封裝整合 。

可靠度挑戰

• 在傳統可插拔架構下，光學模組故障僅需現場更換（Field-replaceable）；但在整合與封裝架構下，光學引擎（Optical Engine）已無法單純抽換，其可靠度必須達到如半導體矽晶片般的嚴格要求 。

1.2. 矽光子（SiPh）核心價值與半導體製造體系整合

什麼是矽光子（SiPh）及其核心價值

source: Ref[1]

• 矽光子積體電路（PIC）運作機制：

  • 雙重輸入：同時導入電子源（Electrons Supply）與光子源（Photon Supply）。

  • 光電調控：在單一矽基晶片內實現光子與電子的交互操控（Manipulation of Photons & Electrons）。

  • 雙重輸出：提供高速電氣介面（Electrical I/O）與光學介面（Optical I/O）。

• 成本與性能演進趨勢 (Future of Optics)：

  • 傳統光學（Traditional Optics）：組裝依賴離散元件與人工對準，成本隨時間與整合複雜度下降有限。

  • 微電子（Electronics）：高度依賴成熟半導體製程，成本降幅最快且整合度最高。

  • 矽光子（SiPh）：結合電子製造經濟規模與光學傳輸優勢，成本曲線大幅優於傳統離散光學。

• 矽光子帶來的四大核心效益：

  • 更高傳輸速率 (Faster speeds)：支援更高單波長速率與超高總頻寬。

  • 更高整合密度 (Improved Density)：縮小封裝體積，提升單位面積頻寬密度。

  • 更低建置成本 (Lower Cost)：藉由晶圓級量產大幅降低光引擎單位成本。

  • 提升可靠度 (Reliability)：減少離散接點與封裝失效率，提升整體系統運行穩定度。

矽光子借力 CMOS / OSAT 製造基礎設施

矽光子擺脫傳統光學的手工與半自動組裝模式，全面導入成熟的半導體製造與封測量產體系：

source: Ref[1]

• 晶圓級規模化生產 (Wafer Scale Production)：採用成熟的 300mm SOI（絕緣層上覆矽）晶圓製程，在晶圓廠（Fab）內完成大規模光子晶粒（Photonic Die）製造與初測。

• 多元雷射整合技術 (Laser Integration)：支援在晶圓或晶粒層級進行外接、微光學透鏡或異質微封裝等雷射光源整合。

• 先進光電整合設計與多晶片封裝 (Integrated Designs)：透過 OSAT(Outsourced Semiconductor Assembly and Test) 既有的先進封裝產線（如 Cu Pillar、Flip-chip、TSV 及 2.5D/3D CoC 堆疊），將光子晶粒（PIC）與電子驅動晶粒（EIC/ASIC）緊密鍵合。

• 高度自動化產線作業：結合標準化 EPDA(Electronic Photonic Design Automation) 設計流程與全自動化封測機台，實現具備高良率與高度可重複性的光引擎模組量產。

1.3. 矽光子（SiPh）與傳統 CMOS 之 PDK 差異

製程設計套件（PDK, Process Design Kit）是連接晶片設計端與晶圓製造端的關鍵技術橋樑。在成熟的傳統 CMOS 半導體生態中，PDK 幾乎 100% 由晶圓代工廠（Foundry）主導並統籌交付，具備高度標準化與精確的行為預測能力。

相對地，矽光子（Silicon Photonics, SiPh）目前仍處於標準化早期階段，面臨缺乏成熟業界統一 PDK 的挑戰 。其 PDK 現況由晶圓代工廠、晶片設計業者以及光電設計自動化（EPDA）/第三方 IP 廠商三方共同建構 。

現行矽光子生態系的 PDK、雷射整合、OSAT 製程與模組組裝高度客製化，驗證方式多由個別終端客戶與供應商逐案協商，缺乏統一的產業標準 。為了解決供應鏈破碎化及客製化帶來的驗證負擔，JEDEC 將著手制定標準化規範，推動矽光子走向如同 CMOS 般的平台級標準化驗證架構。

矽光子（SiPh）與CMOS 之 PDK 核心差異

• 供給模式與主導權

  • 傳統 CMOS：由晶圓代工廠（Foundry）單一主導並全權提供基礎規則、元件庫與驗證標準。

  • 矽光子（SiPh）：由晶圓代工廠、晶片設計商與 EPDA(Electronic-Photonic Design Automation) 廠商三方共同建構 。

• 元件庫（PCells）掌控程度

  • 傳統 CMOS：代工廠完全定義標準邏輯閘、I/O 與記憶體編譯器，並完成預先驗證。

  • 矽光子（SiPh）：代工廠僅提供基本規則 ，高速調變器、光電二極體耦合及摻雜分佈等核心架構可能由設計商自行客製與定義 。

• 物理特性與敏感度

  • 傳統 CMOS：採用離散電氣開關機制，具備較高雜訊容限，幾何微小變異可藉由數位邏輯與時序裕度容忍。

  • 矽光子（SiPh）：屬於連續光波傳輸，對奈米級蝕刻公差與環境溫度微變極度敏感，容易引發光損耗與相位偏移。

• 產業成熟度與標準化

  • 傳統 CMOS：具備高度成熟的業界統一標準與 SPICE 行為預測模型。

  • 矽光子（SiPh）：缺乏業界統一成熟的標準 PDK（CMOS-level maturity missing），各家代工廠製程與設計規格互不相容 。

• 驗證與可靠度機制

  • 傳統 CMOS：驗證規則清晰，設計端遵循 DRC/LVS，代工廠依標準規範承諾良率與電性可靠度。

  • 矽光子（SiPh）：過去依賴買賣雙方逐案協商（Case-by-case），現正導入 JEDEC 平台級一次性驗證（Qualify Once）架構 。

關鍵特徵與未來發展趨勢

• 三方共建的分工體系

  • 晶圓代工廠（Foundry）：提供基礎工藝層次定義（Layer Map）、DRC/LVS 物理規則，以及標準直/彎波導與分光器等基礎被動元件 。

  • 晶片設計商（Designer）：自行開發具專利壁壘的高速調變器（PN/SISCAP）、特殊 MUX/DEMUX 與熱調諧電阻 。

  • EPDA 廠商：提供參數化單元（PCells）封裝、緊湊模型（Compact Models）以及光電協同模擬環境 。

• 物理特性帶來的製造挑戰

  • 光波傳輸對微結構幾何尺寸極為敏感，奈米級的蝕刻深淺、線寬偏差或環境溫度波動，均會直接導致光損耗增加或中心波長飄移。

• JEDEC 標準推動「一次性平台驗證」

  • 透過 JEDEC 規範定義微光學元件、裸晶與整合晶片組的基準驗證 。

  • 技術平台通過驗證後，相同 PDK 之衍生產品可免除重複驗證 ，大幅降低供應鏈溝通成本並加速量產規模化 。

Example: TSMC SiPH PDK

source: TSMC; 請參考: EP37. 矽光子解析: 從 TSMC PDK 到 Nvidia 黑科技

2. JEDEC 定義矽光子標準概況

2.1. 目的: 解決破碎化供應鏈的痛點

當前矽光子（SiPh）產業鏈從晶圓製造到最終模組封裝呈現高度碎片化（Fragmented Supply Chain），各環節缺乏統一的共通語言（Common Language）與標準規範，具體痛點分述如下：

source: Ref[1]

晶圓代工與設計工具端（Fab & EPDA）

• PDK 與製程規格各自獨立：每家晶圓代工廠與設計業者皆採用自家的製程與專屬 PDK，彼此互不相容。

• 缺乏 CMOS 級別的成熟度：尚未建立如傳統 CMOS 半導體般成熟、標準化且經產業普遍認可的 PDK 體系。

雷射光源與 ASIC 整合端（Laser & ASIC）

• 光源整合成本高昂且製程複雜：光學雷射源（Light source）的對準與整合技術門檻高且費用昂貴。

• 高度客製化協同設計：光引擎需與運算/交換 ASIC 進行深度協同設計（Co-design），導致各家架構差異極大。

封測代工與晶圓級封裝端（OSAT & CoW）

• 小量客製流程佔用高產能產線：在大規模量產（High volume）的封測廠設施中，運行的卻是低產量（Low-volume）且高度客製化的封裝流程，難以形成規模經濟。

• 模組組裝端（Module Assembly）

  • 組裝與測試流程因產品而異：不同收發器或光引擎產品皆依賴量身訂做的組裝製程與客製流程（Custom assembly & flows per products）

現行產業運作困境與 JEDEC 標準化契機

• 逐案協商帶來高昂成本：目前測試、可靠度與驗證（Testing, Reliability and Qualification）責任全落在個別終端客戶與供應商之間，必須逐案（Case by case）、逐專案（Program by program）重複進行耗時的談判與測試定義。

• 標準化的巨大效益：透過 JEDEC 制定統一的驗證標準，為整個生態系建立通用語言，推動平台級一次性驗證（Qualify Once），進而降低驗證成本並加速矽光子技術的規模化量產。

• 進度: JEDEC JC-14.3 工作小組制定，委員會已投票通過，標準文件（JESD264）已於 2026 年 8 月正式發布 。

2.2. 矽光子標準範疇

納入範疇 (In Scope)

• 所有矽光子元件與小晶片 (All SiPh Devices & Chiplets)：涵蓋於光域與電域之間進行轉換的固態矽元件，無論是否整合類比或邏輯電路。

• PDK 與製程技術平台基準驗收測試 (Baseline Acceptance Tests)：適用於新產品開發、同系列衍生產品擴展，或代工廠製程變更時的技術平台驗證。

• 整合光子晶片組 (Integrated Photonics Chipsets)：涵蓋矽光子晶粒（SiPh Die）本體，以及鍵合於其上的雷射（Bonded Lasers）、微透鏡（Lenses）、光隔離器（Isolators）與貼附的驅動/控制 IC。

• 通用網路應用環境條件 (Generic Use Conditions)：針對資料中心通訊（Datacom）與電信網路（Telecom Networking）的標準工作與環境條件。

排除範疇 (Out of Scope)

• 極端與特殊使用環境：軍事（Military）、車用（Automotive）、航太航空（Avionics）及量子運算（Quantum）等特殊規格。

• 單一離散光學元件 (Piece-part Discrete Optical Devices)：已有現行專屬光學標準涵蓋者。

• 法規與環保合規要求：RoHS、無鉛（Pb-free）、安全法規等強制性合規標準。

• 產線常規測試與篩選：量產量測、出廠檢驗、生產老化篩選（Burn-in）及生產線溫階循環測試。

• 遠端獨立封裝雷射 (Remote Packaged Lasers / TOSAs)：沿用現行既有的雷射驗證程序與標準。

2.3. 矽光子標準目的與核心架構

標準制定目的 (Intent & Purpose)

• 建立產業統一標準：為破碎化的矽光子供應鏈（包含晶圓代工、設計商、OSAT 封測廠及模組廠）建立共通的驗證語言與可靠度測試基準。

• 推動一次性平台驗證（Qualify Once）：使晶圓製程平台與 PDK 基礎構件完成一次完整驗證後，衍生產品可免於重複進行晶片組層級測試，大幅降低驗證成本並縮短產品上市週期。

• 因應先進封裝的高可靠度要求：光引擎在進入 NPO/CPO 等與 ASIC 深度整合的架構後無法現場抽換，必須建立等同於半導體晶片等級的可靠度驗證標準。

矽光子標準全文結構大綱

在 JEDEC 標準規範架構中，前三章為標準標準化導則與基礎定義，第 4 至 13 章為具體技術與可靠度驗證規範：

• Section 1：適用範疇 (Scope)

  • 定義標準涵蓋的光電轉換矽晶片、小晶片（Chiplets）、PDK 技術平台及整合晶片組，並明訂適用於 Datacom 與 Telecom 應用環境。

  • 明列排除之極端環境（軍工、車用、量子）及離散光學元件等範疇。

• Section 2：規範性引用文件 (Normative References)

  • 整合並引用相關半導體與光通訊產業可靠度測試標準，包含 JEDEC 系列（JESD47、JESD22、JEP001）、美軍標（MIL-STD-883） 以及光通訊可靠度規範（Telcordia GR-468、GR-1435、GR-326）。

• Section 3：術語、符號與縮寫定義 (Terms, Definitions and Acronyms)

  • 統一定義矽光子專屬名詞與架構縮寫，如 PIC（光子晶片）、EIC（電子驅動晶片）、CoC（晶片堆疊）、CoCoS（基板上晶片堆疊）、FAU（光纖陣列單元）、BIB（老化測試板）及 QBS（相似性驗證）等。

• Section 4：通用規範 (General Requirements)

  • 定義任務設定檔（Mission profile）、取樣原則、測試計畫、靜電放電（ESD）等級與相似性驗證（QBS）規則。

• Section 5：微光學元件驗證 (Micro-optic Components)

  • 針對光電二極體、調變器、相移器、熱調諧電阻、電容及被動波導等基礎元件進行可靠度與壽命模型建構。

• Section 6：裸晶驗證 (Bare Die)

  • 針對未安裝外接光學元件的完整晶粒，執行整體電性、漏電流、暗電流與各元件單元之環境應力整合測試。

• Section 7：整合光子晶片組 (Integrated Chipset)

  • 針對已組裝雷射、透鏡或隔離器之晶粒，驗證組裝製程後的光電綜合性能（如 LIV 特性曲線、調變損耗與相位偏移）。

• Section 8：組裝製程 (Assembly Processes)

  • 規範打線接合（Wirebond）拉力強度、球形剪切力，以及貼附元件剪切強度（Component Shear）的可靠度判定門檻。

• Section 9：後段製程可靠度 (BEOL Reliability)

  • 晶粒金屬導線與介電層可靠度評估，包含電遷移（EM）、應力遷移（SM）、深層溫度循環、金屬間介電層（IMD）完整性與凸塊墊（Bump Pad）強度。

• Section 10：先進堆疊技術 (TSV / CoC / CoCoS)

  • 針對 2.5D 與 3D 封裝架構（含矽穿孔 TSV、銅柱 Cu-pillar、C4 凸塊）進行預處理、HTOL、TC 及 uHAST 等堆疊結構可靠度驗證。

source: Ref[1];

• Section 11：雷射整合 (Laser Integration)

  • 針對四大類雷射整合方案（外置封裝、基板整合、表面貼裝、異質嵌入）制定分級可靠度驗證標準(請參考: EP9: Light sources)。

• Section 12：光學輸入/輸出 (Optical I/O)

  • 光纖陣列單元（FAU）貼附之機械與光學可靠度規範，涵蓋邊緣耦合（Edge Coupling）、垂直光柵耦合及漸逝光(Evanescent)耦合(請參考: EP53. 矽光子互連架構：波導耦合器與光子通孔技術探索 )。

• Section 13：製造品質與持續可靠度 (Mfg. Quality & ORT)

  • 晶圓驗收測試（WAT）、統計製程管制（SPC）、產品追溯性、離群值管制（Maverick Control）及量產持續可靠度測試（ORT）。

3. 關鍵驗證層次與測試策略

3.1. 技術平台一次性驗證

source: Ref[1]

核心平台驗證三部曲 (Platform Qualification Process)

• 第一階段：微光學元件與 PDK 基礎構件驗證 (Section 5: Micro-optic Components)

  • 驗證對象：光電二極體、調變器、熱調諧電阻、相移器、電容及被動波導等基礎微元件 。

  • 目標：建構各微光學離散單元的可靠度與壽命預測模型（ALT、HTOL、HTS、THB 等） 。

• 第二階段：未封裝裸晶整體電性驗證 (Section 6: Bare Die)

  • 驗證對象：未貼附外接光學元件（如雷射、透鏡）的完整矽光子晶粒 。

  • 目標：在晶圓/裸晶層級將所有微光學元件作為單一單元施加應力測試，驗證整體漏電流、暗電流、直流（DC）與基礎被動光學特性 。

• 第三階段：整合晶片組光電性能驗證 (Section 7: Integrated Chipset)

  • 驗證對象：已完成組裝之晶片組（SiPh 晶粒鍵合雷射、透鏡、隔離器及驅動 IC） 。

  • 目標：驗證組裝後的整合光電特性（如雷射 LIV 特性曲線、調變損耗與相位偏移），確認該技術節點與組裝工藝之可靠度 。

達成「技術平台驗證完成 (Platform Qualified)」之效益

當通過上述三個階段後，該製程平台與 PDK 即視為取得完整驗證資格（Platform is Qualified） ：

• 分支 A：同 PDK 衍生產品享免驗機制 (Derivative Products Exemption)

  • 後續基於同一套合格 PDK 開發的新產品或模組，直接免除晶片組層級（Section 7）的重複驗證 。

  • 僅需執行最終標準模組級光學驗證（Module-level Optical Qualification） 。

  • 支援相似性驗證（QBS, Qualification by Similarity）與差異分析（Delta Qualification），大幅縮短研發週期與上市時間 。

• 分支 B：專注封裝與組裝製程驗證 (Assembly & Packaging Qualification)

  • 針對不同模組形態或先進封裝需求，僅需針對結構與組裝工藝進行專項驗證 ：

    • 後段製程 (Section 9 BEOL)：電遷移（EM）、應力遷移（SM）、深溫階循環、介電層完整性（IMD, Inter-Metal Dielectric Integrity） 。

    • 先進堆疊 (Section 10 TSV / CoC / CoCoS)：2.5D / 3D 封裝結構、Cu-pillar 與 C4 凸塊可靠度 。

    • 機械組裝 (Section 8 Assembly)：打線拉力與剪切力（Wirebond Integrity）、晶粒/貼附元件剪切強度（Component Shear） 。

    • 光學介面 (Section 12 Optical I/O)：光纖陣列單元（FAU）貼附之機械與光學可靠度 。

3.2. 雷射封裝與整合方式(Section 11)

矽光子中的雷射封裝與整合方式主要分為兩大架構：外置獨立封裝雷射（Packaged Laser） 與 異質整合嵌入式雷射（Heterogeneously Integrated Lasers）

外置獨立封裝雷射架構 (SiPh with Packaged Laser)

結構與光耦合方式

• 外部獨立光源：雷射光源位於矽光子晶粒外部，採用獨立的 TO-CAN 等標準光學封裝形態。

• 光纖陣列單元（FAU）耦合：光源透過光纖導入，並由 FAU 透過邊緣耦合（Edge Coupled）或晶粒表面垂直耦合（Surface Coupled）的方式將光訊號注入 SiPh 晶粒。

• CPO 方案（如目前主流推動的 OIF ELSFP 規範）普遍採用 ELS（External Laser Source） 或外部雷射模組 。

source: Ref[1]

主要優勢

• 獨立預測與老化：雷射可單獨完成老化篩選（Burn-in）與獨立可靠度驗證（Separately Qualified）。

• 熱管理負擔低：雷射實體位置遠離發熱嚴重的電子驅動晶片（EIC / CoC 晶片組），顯著降低散熱設計難度。

• 已知良品對準導入：可確保以已知良品雷射（Known Good Lasers）進行後續的光學對準與組裝。

主要缺點

• 模組體積龐大：獨立的雷射封裝與光纖走線佔用光模組內部大量空間。

• 多波長擴充困難：在多波長分波多工（WDM）架構下，難以透過多顆外置封裝雷射有效擴展整合。

異質整合嵌入式雷射架構

結構與先進封裝配置

• 直接嵌入晶粒：雷射光源直接嵌入（Embedded）或鍵合於矽光子晶粒內部/表面。

• 3D / 2.5D 先進封裝：SiPh 晶粒上方透過銅柱（Cu Pillar）鍵合電子驅動晶片（EIC），下方透過 C4 凸塊連接有機基板或 PCB，光輸出端直接貼附 FAU 進行耦合。

• 在標準可插拔收發模組（如 400G/800G/1.6T DR4/DR8）中，新一代技術（如 Tower Semiconductor 採用 OpenLight 授權之 InP 異質整合技術）正是採用異質整合嵌入式雷射架構。

source: Ref[1]

製程順序與驗證挑戰

• 需與 SiPh 晶粒共同老化：嵌入後雷射必須與 SiPh 晶粒共同執行老化測試（Burn-in）。

• 製程順序影響良率與成本：

  • 順序 1：先在 SiPh 晶粒上完成雷射老化測試，再安裝 EIC 晶粒。

  • 順序 2：先完成晶片堆疊（CoC），再安裝雷射並進行整體雷射老化測試。

• 熱管理複雜度倍增：雷射與高功耗 EIC 緊密相鄰，對整體熱散逸與溫控要求極高。

• 性能依賴貼附製程：組裝後的整顆晶粒（Assembled Die with Laser）必須重新通過完整驗證，雷射光學性能與貼附工藝（Attach Process）高度相關。

核心優勢（需具備已知良好晶粒 KGD 篩選能力）

• 晶圓級高度自動化與量產性：可在晶圓級（Wafer Level）直接構建 CoC 堆疊，並在進一步封裝前完成晶圓級測試與篩選，大幅降低量產單位成本。

• 優異的 RF 高頻性能：極短的互連距離大幅降低寄生阻抗，能顯著提升傳輸速率並推升光收發模組的總傳輸量（Throughput）。

• 易於多波長擴充：具備高擴展性（Scalable），易於在單一晶片內整合多組不同波長之雷射通道。

3.3. 測試載具與量測方法

測試載具架構：Chip-on-Board / Board-in-Board (BIB)

• 支援大批量樣品統計測試：採用多通道載板（Board-in-Board, BIB）架構，可在同一載板上同時配置並電性連接多顆測試晶粒，滿足可靠度評估所需的大樣本數測試需求 。

• 彈性支援多階段測試載具：BIB 測試方法適用於微光學元件（Micro-component）、裸晶電性（Bare die electrical）以及鍵合雷射後的整合晶片組光電綜合測試（Assembled die with laser） 。

• 待測晶粒配置形態：載具上的矽光子晶粒可依驗證需求，採用純矽光裸晶或已安裝雷射之晶粒。

source: Ref[1]

裸晶內部測試結構 (Bare Die Internal Structure)

• 整合光路設計：測試晶粒內部整合了奈米錐光耦合器（Nanotaper Input Coupling）、分光/合光器、前後端光功率監控光電二極體（IFF1 與 IFF2 監控點），以及具備熱調諧電阻的馬赫-曾德干涉儀（MZI）與 SISCAP(Silicon-Insulator-Silicon CAPacitor) 調變器單元 。

• 多通道自動化儀表控制：透過多通道精密數位電表與源表（如 Keithley 2000、2500 系列），多組調變通道（如 Mod 0 至 Mod 3）可同步施加偏壓控制並進行電氣特性讀取 。

source: Ref[1]

核心電氣與光學量測指標

• 調變器電壓漏電流 (Modulator Leakage Current at Voltage)：評估調變器在施加偏壓下的絕緣與漏電流表現 。

• 整合光偵測器暗電流 (Integrated Detector Dark Current at Reverse Bias)：於反向偏壓下量測晶片內建光偵測器的暗電流特性 。

• 熱調諧電阻變化 (Thermal Resistance Change at Voltage)：監控熱調諧電阻在不同電壓應力下的阻值變化與穩定性 。

技術節點驗證與最終模組驗證之分工原則

• 技術節點驗證（Technology Node Qual）：高頻 RF 與動態調變功能主要屬於設計範疇（By Design） ；因此在技術平台的可靠度驗證階段，僅需量測被動直流（DC）、被動插入損耗（Passive IL Loss）以及調變器相位參數（Modulator Phase Parameters）即可完成技術節點資格判定 。

• 最終模組驗證（Final Module Qual）：高頻 RF 性能與動態工作表現，則留待最終收發模組（Final Module）或板載光學（On-board Optics）驗證階段進行全面確認 。

3.4. 可靠度應力測試

微光學(Micro-Optics)元件與裸晶可靠度驗證摘要

驗證定位：

• 微光學元件（Section 5）：針對 PD、調變器、熱電阻等單一元件建立加速壽命預測模型（ALT）。

• 裸晶（Section 6）：針對尚未貼附外部光學元件的完整晶粒，將所有內建元件作為單一整體（Stressed as a unit）進行應力測試 。

source: Ref[1]

source: Ref[1]

核心應力測試條件（依據 JESD47 等標準）：

• HTOL（高溫運作壽命）：85°C / 125°C / 175°C，施加偏壓（如 2x Vop），2000 小時判定合格，5000 小時收集壽命數據 。

• HTS（高溫儲存）：150°C 或 175°C，2000 小時 。

• THB/BDH 與 UBDH（溫濕度/濕熱測試）：適用於非氣密環境，85°C / 85% RH，1000 至 2000 小時 。

• TC（溫度循環）：-40°C 至 125°C，500 次循環合格判定，1000 次循環收集參考數據 。

• ESD：依 JS-001（HBM）與 JS-002（CDM）執行特性化評估 。

取樣規模規範：

• Option 1（終端模組出貨）：每項條件至少測試 120 個微光學元件，且至少 30 顆晶粒（取自 3 批次中的 1 批晶圓）。

• Option 2（以 SiPh 晶粒/晶片組直接出貨）：依 JEDEC 標準半導體規格，HTOL 取 3 批共 231 顆；HTS、UBDH、BDH、TC 各取 3 批共 75 顆 。

矽光子後段製程可靠度驗證 (Section 9: BEOL Qualification)

source: Ref[1]

• 驗證範疇：涵蓋金屬走線與介電層之電遷移（EM）、應力遷移（SM）、深溫階循環（Deep TC）、金屬間介電層完整性（IMD）與凸塊接墊（Bump Pads）。

• 電遷移測試（EM, Electro Migration）：

  • 測試依據：遵循 JEDEC JEP001-1A 。

  • 取樣規範：3 批次（Lots），每批 1 片晶圓，每片至少測試 40 個測試點 。

  • 壽命推算與判定：透過 Black’s Equation 建立壽命模型 ；當電阻變化量 ≥ 10% 或漏電流 ≥ 1 µA 即判定失效 。

• 介電層完整性與崩潰測試（IMD / TDDB）：

  • 定電壓應力測試（固有 TDDB）：於 125°C 評估固有失效時間 。

  • 步進電壓應力測試：電壓持續遞增至擊穿，評估非固有（外在缺陷）極限 。

  • 取樣與門檻：3 批次共 3 片晶圓，每項條件至少 40 顆晶粒 ；以電阻變化 ≥ 10% 或漏電流 ≥ 1 µA 為失效門檻，結果需符合產品終端壽命要求 。

4. JEDEC 矽光子規範總結

source: Ref[1]

產業痛點的正式解決 (The Gap is Addressed)

• 這是業界第一個橫跨矽光子元件（Devices）、晶片組（Chipsets）與異質整合（Heterogeneous Integration）的標準化驗證與可靠度架構。

標準進度與發布時程 (Balloted and Approved)

• 本標準由 Cisco 帶領 JEDEC JC-14.3 委員會下的驗證與標準工作小組（Task Group）主導制定，並經廣泛產業審查且委員會投票通過。

• 正式標準文件（JESD264）已於 2026 年 8 月正式發布。

專為技術平台層級打造 (Built for Platform Level)

• 一次性平台驗證：完成 PDK 與製程平台驗證後，衍生產品享有模組免重驗機制（Module Exemption）與相似性驗證路徑（QBS Pathways）。

• 完整的驗證細節規範：明確定義了分級雷射整合要求（Tiered Laser Integration）、友善 OSAT 的組裝標準（打線、剪切與堆疊），以及具體的測試載具與量測方法。

一套標準，全產業受惠

source: Ref[1]

• 矽光子供應商與晶圓代工廠 (SiPh Suppliers & Foundries)

  • 為 PDK 與技術平台提供明確的驗證目標。

  • 實現「一次驗證，銷售至多個專案（Qualify once, sell into many programs）」，並可透過相似性驗證（QBS）快速推出衍生產品。

• 封測代工與組裝廠 (OSATs & Assembly Houses)

  • 獲得組裝相關驗證的清晰規範（涵蓋打線 Wirebond、元件剪切 Shear 及 2.5D/3D 堆疊 Stacking）。

  • 促成多供應商（Multi-vendor）與第三方組裝代工流程的建立。

• 終端用戶與系統廠商 (End Users & System Vendors)

  • 擁有產業通用的規格制定與稽核基準（Common Baseline）。

  • 不再需要針對每個供應商專案重新制定驗證計畫，大幅降低溝通與測試成本。

• 整體光通訊產業 (The Industry)

  • 確立產品的互換性（Interchangeability），加速新供應商的導入時程（Faster supplier ramp）。

  • 建立跨領域的通用可靠度語言（Shared Reliability Vocabulary），為 CPO 共同封裝光學未來的規模化量產奠定基礎。

5. 結論

JEDEC 矽光子標準（JESD264）象徵著光通訊產業正式告別過去高度客製化與逐案摸索的驗證時代，邁入如傳統 CMOS 般高度標準化、平台化的全新里程碑 。

本標準的核心價值與深遠影響體現在三大維度：

1. 技術平台一次性驗證（Qualify the Platform Once）： 透過微光學元件（Micro-optic Components）與裸晶（Bare Die）的基準驗收，以及組裝光電性能驗證，技術平台與 PDK 一旦通過認證，後續同 PDK 的衍生產品即可免除晶片組層級的重複測試，並藉由相似性驗證（QBS）顯著縮短開發週期與驗證成本 。

2. 釐清異質整合與先進封裝規範： 標準針對外置獨立光源（Packaged Laser）與異質整合嵌入式雷射（Heterogeneously Integrated Lasers）制定了清晰的分級測試要求，同時為 OSAT 與封測廠定義了明確的打線（Wirebond）、剪切力（Shear）及 2.5D/3D（TSV/CoC/CoCoS）堆疊可靠度基準 。

3. 賦能整體產業鏈規模化量產： 從晶圓代工廠、EDA/EPDA 工具商、OSAT 封測廠到系統終端用戶，皆獲得了一套通用的技術與稽核語言（Common Language），不僅降低多供應商（Multi-vendor）導入的門檻與風險，更為未來 1.6T+ 及 CPO 大規模商用化奠定了不可或缺的品質基石 。

[Reference]

1. F. Rezaie, A. Miele, Cisco, “Silicon Photonics Qualifcation & Reliability Requirements“, IEEE EPS Webinar, 7/16/2026

2. JESD264, “Silicon Photonics Qualification and Reliability Requirements”, JEDEC

3. EP9: Light sources

4. EP32. 資料中心光模組發展趨勢

5. EP38. 解析 3.2T 光通訊實體層技術

6. EP37. 矽光子解析: 從 TSMC PDK 到 Nvidia 黑科技

7. EP53. 矽光子互連架構：波導耦合器與光子通孔技術探索

8. EP56. 光通訊系統技術概論與發展趨勢

9. EP0. 我的 AI 硬體探索地圖

1. 背景知識

1.1. 記憶體之牆與能源效率問題

目前人工智慧與高效能運算領域面臨的兩大核心技術限制：記憶體之牆 (Memory Wall) 與能源效率問題 (Efficiency Problem)。

source: Prof. J. Kulkarni, ISSCC26

記憶體之牆 (Memory Wall)

圖表展示了過去十多年來 AI 模型訓練運算量與硬體資料傳輸頻寬的發展趨勢(請參考: EP18. Memory Wall):

• 運算需求高速成長： AI 模型的訓練運算量 (FLOP) 呈現指數型攀升，每年約以 4.7 倍的速率增加。

• 硬體頻寬成長受限： 動態隨機存取記憶體頻寬 (DRAM BW) 每年僅成長 2 倍，而互連頻寬 (Interconnect BW) 每年僅成長 1.2 倍。

• 效能瓶頸成形： 這種不對等的發展速度，導致模型規模擴展與 DRAM 頻寬之間產生了 3 倍的發展差距 (3X gap)。

  • 這表示處理器的運算能力遠超過資料從記憶體傳輸至運算單元的速度，運算核心必須耗費大量時間等待資料載入，導致整體系統效能受限，此現象即為「記憶體之牆」。

能源效率問題 (Efficiency Problem)

圖表探討了每瓦效能 (GFLOPS/W) 上的發展困境:

• 歷史效率提升的來源： 過去AI系統的能源效率大約每 2 到 2.2 年可提升 2 倍。圓餅圖指出，這些效率增益主要來自於技術層面的多管齊下，包含：稀疏性 (Sparsity)、領域特定指令 (Domain specific instructions)、量化技術 (Quantization)、模型最佳化 (Models) 以及半導體製程微縮 (Technology scaling)。

• 功耗擴展的挑戰： 儘管有上述技術加持，但要長期維持指數型的能源效率提升非常困難 (Exponential efficiency scaling is hard to maintain)。圖中引用 NVIDIA 於 ISSCC 2024 的資料預測，若系統運算力要達到 1 ZettaFLOPS，即使在 2600 GFlops/W 的高能源效率下，整個系統仍將消耗約 400 MW 的龐大電力。這凸顯了在現有馮·紐曼架構下，供電與散熱將成為擴展AI 叢集規模的硬性阻礙。

傳統運算架構中「運算」與「資料搬運」之間的能耗巨大落差，這正是導致「傳輸頻寬不足」與「系統功耗急劇上升」現象的根本物理限制。

圖表的 Y 軸使用的是對數座標（Logarithmic scale），展示了不同元件進行一次存取或運算的「正規化能耗（Normalized Energy）」

核心數據解析

• 運算操作本身的能耗極低： 藍色柱狀圖顯示，執行一次 64-bit 浮點運算（Floating Point）的正規化能耗僅為 2.5。

• 晶片內記憶體（On Die Memory）存取效率高： 綠色柱狀圖顯示，存取最靠近運算單元的暫存器檔案（Register File）和 L1 快取（L1 Cache），能耗分別只有 1 和 1.5，比浮點運算還要節能。即使是稍微遠一點的 L2 快取，能耗為 17.5，仍在相對較低的範圍。

• 外部記憶體（DRAM）存取代價高昂： 黃色柱狀圖顯示，當晶片需要向外部 DRAM 讀取或寫入資料時，能耗瞬間飆升至 256。這表示從 DRAM 搬運一次資料的耗能，大約是執行一次浮點運算的 100 倍。

• 資料移動（Data Movement）是系統最大的能耗來源： 紅色柱狀圖揭示了資料在不同物理距離移動的巨大代價。晶片間相鄰傳輸（Off Die Neighbour）的能耗高達 826，而透過外部交換器傳輸（Off Die switch）的能耗更是達到驚人的 1879。

• 基於45nm CMOS工作電壓為0.9V量測數據說明:

source: Prof. J. Kulkarni, ISSCC26

• 運算操作能耗極低：執行純邏輯或數學運算的耗能多在個位數 pJ 以下。例如，一次 32-bit 整數加法 (Integer Add) 僅需 0.1pJ，而 32-bit 浮點加法 (FP FAdd) 僅需 0.9pJ。

• 晶片內記憶體存取能耗顯著增加：隨著快取 (Cache) 容量與物理距離增加，資料搬移成本隨之上升。讀取 64-bit 資料時，8KB 快取需 10pJ，1MB 快取則需 100pJ。32-bit SRAM 讀取的能耗是 32-bit 整數加法的 100 倍。

• 外部記憶體 (DRAM) 存取耗能最為劇烈：存取 DRAM 的能耗高達 1.3 至 2.6 nJ (等同於 1300 至 2600 pJ)。

• Memory access Energy >> Compute Energy：若將 DRAM 的存取能耗 (1300 至 2600 pJ) 與 32-bit 浮點加法 (0.9 pJ) 相比，從外部記憶體搬運一次資料的能耗，高達執行該次運算的千倍以上。

結論：為何會產生頻寬瓶頸與功耗危機？

• 功耗急劇上升的主因是「資料搬運」，而非「運算」： 在處理龐大的現代 AI 模型時，系統需要頻繁地將海量的參數與資料從外部 DRAM 搬移到晶片內的運算核心。由於這段「Off Die」與「DRAM」存取的能耗極高，導致整個系統絕大多數的電力與廢熱，都產生於資料在線路上的來回移動，而不是產生於真正有價值的邏輯運算上。

• 頻寬擴展的物理極限（記憶體之牆）： 為了解決運算單元處理速度過快、只能閒置等待資料傳入的問題，硬體設計必須不斷提升 DRAM 到晶片的傳輸頻寬。但在傳統架構下，大幅提升頻寬就意味著必須在單位時間內進行更多次高耗能的「資料移動（Data Movement）」。這會直接推升系統的整體功耗，並帶來嚴峻的供電與散熱挑戰，導致頻寬無法無限制地向上擴展。

在資料主導的高效能運算時代，資料搬移的成本已經遠大於運算本身。這也是為何先進封裝（如 CoWoS 縮短晶片間距）或是存算一體（Compute-in-Memory)等新技術，成為產業界突破此瓶頸的關鍵發展方向。

1.2. Compute-In-Memory(存算一體)

傳統馮·紐曼架構與存算一體 (CIM) 比較

source: Prof. J. Kulkarni, ISSCC26

• 傳統架構 (Conventional all-digital implementation)： 在此架構中，記憶體 (Memory) 與運算單元 (Compute) 是完全分離的硬體區塊。運算時，系統必須透過緩衝區 (Buffer) 在記憶體與運算單元之間進行「大量的資料傳輸 (Huge amount of data transfer to/from memory)」。這正是造成高能耗與傳輸延遲的主因。

• 存算一體架構 (Memory-embedded implementation)： CIM 架構則是將運算功能直接內建於記憶體中 (Memory with Embedded Computation)。在這種設計下，系統不需進行明確的資料讀取動作 (No explicit data read) 來將資料搬移至外部運算單元，而是直接由記憶體端輸出運算結果。

• 將運算功能嵌入記憶體內部可帶來兩大核心優勢：

  • 更高的能源效率 (More Energy-efficient)： 因為大幅減少了資料的搬移與傳輸 (Less data transfer)。

  • 更高的頻寬 (Higher Bandwidth)： 記憶體陣列的特性允許系統執行大規模的平行運算 (Massively parallel operations)。

以記憶體為中心的運算架構演進過程

為了克服資料移動造成的瓶頸，運算架構的發展趨勢是讓「運算越來越靠近記憶體位元單元 (Compute nearer to the memory bitcell)」

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• 階段一：與大型記憶體協同運算 (Compute with large memory)

  • 歷史架構 (Historical Architecture)： 傳統的 CPU、GPU、TPU 或 NPU 透過標準 I/O 介面與外部記憶體連接，兩者物理距離最遠。

  • HBM 擴充 (HBM Extension)： 採用高頻寬記憶體技術，將記憶體晶片與基礎邏輯層堆疊，縮短了與運算處理器的實體距離，但本質上運算與記憶體仍是分開的。

• 階段二：近記憶體運算 (Compute near memory)

  • 記憶體加運算 (Memory + Compute)： 將 CPU 等運算單元與記憶體陣列整合在更緊密的封裝或同一晶片基礎上。

  • 記憶體內處理 (Processing in Memory, PIM)： 進一步將 CPU 運算單元分散並交錯配置於記憶體陣列 (array) 之間，使運算邏輯極度靠近資料儲存區。

• 階段三：記憶體內運算 (In-memory Computing)

  • 存算一體 (CIM)： 演進的最終型態，直接由記憶體陣列 (array) 本身執行運算工作，徹底消除了記憶體與運算單元之間的界線。在技術實作上，主要分為類比存算一體 (Analog CIM, ACIM) 與數位存算一體 (Digital CIM, DCIM) 兩大發展路徑。

CIM 與數位加速器 (Digital Accelerator) 的比較

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系統級能源效率 (System-level Energy Efficiency)： 基於 CIM 的加速器 (CIM-based) 在每瓦效能 (TOPS/W) 上的表現普遍優於數位加速器 (Digital-based)。大部分的數位加速器其能源效率集中在較低的區間 (多低於 10 TOPS/W)，而多數 CIM 加速器則分佈在 10 到 100 TOPS/W 的高能源效率藍色區塊內。

• 製程微縮與效率發展： 該圖表統計了從 65nm 到先進的 3/4/5nm 製程在多項國際研討會 (如 ISSCC, VLSI) 的發表成果。數據客觀顯示，在追求更高的系統級面積效率 (TOPS/mm²) 與能源效率的雙重指標下，CIM 架構提供了比傳統數位架構更佳的擴展潛力與能耗優勢。

1.3. 存算一體的應用

LLM 推論解碼階段的記憶體限制

在大型語言模型 (基於 Transformer 架構) 的運作中，矩陣乘法 (Matrix multiplication) 是最常見的運算操作。在推論的解碼階段 (Token generation stage)，系統需要處理長序列並儲存龐大的 KV Cache。

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• 記憶體瓶頸 (Memory-bounded)： 運算單元必須與大型 KV Cache 之間進行極大量的讀寫操作 (Extensive Read/Write)。這導致系統在此階段受到嚴重的記憶體頻寬限制，成為效能瓶頸。

• CIM 的優勢： 存算一體 (Computation-in-memory) 架構被視為解決此大量資料搬移問題的有效方案。

CIM 處理 QKV 矩陣運算 (以數位存算一體為例)

在 Transformer 模型的推論過程中，生成 Query (Q)、Key (K)、Value (V) 向量的投影矩陣屬於靜態的模型權重。若硬體容量允許，CIM 架構會將這些資料常駐於記憶體中，其處理機制如下：

• 全數位內嵌計算 (Digital CIM)： 根據數位 CIM 架構設計，系統可利用整合在 SRAM 內部的全數位邏輯閘（如 AND/XOR 乘法器）與加法器樹 (Adder Trees)，直接在位元線 (Bitlines) 邊緣完成矩陣乘法運算。

• 消除資料搬運： 當前步驟的輸入向量 (Activation X) 會轉換為數位訊號，並沿著字元線 (Wordlines) 向陣列廣播。這意味著不需要將龐大的權重資料頻繁讀出，徹底消除了 Weight 讀取的記憶體頻寬牆 (Memory Wall)。

• 零類比轉換開銷： 這種全數位設計摒棄了類比轉換器 (ADC/DAC)，大幅提升了資料吞吐速度與抗雜訊能力，實現無損的大尺寸通用矩陣乘法 (GEMM)。

CIM 處理注意力機制 sm(QK^T)V

在字詞生成階段 (Token generation stage)，注意力機制的運算是極度受限於記憶體頻寬的 (Extremely memory-bounded)，因為它需要對大型 KV Cache 進行大量的讀寫操作 (Extensive Read/Write)。CIM 針對此機制的解決方案如下：

• SRAM 原地運算： 系統會將 Q、K^T 以及 V 的資料分塊 (Block) 複製並載入到 SRAM 的運算區塊 (Compute Block) 中。

• 降低外部 I/O： Q 與 K^T的乘法、Softmax(sm) 轉換，以及後續與 V 的乘法，皆直接在該 SRAM 運算區塊內部完成。

• 結果輸出： 最終完成的 sm(QK^T)V 運算結果才會被輸出回高頻寬記憶體 (Output to HBM)。此流程將巨量的歷史資料傳輸轉化為內部計算，大幅減輕了系統匯流排的負擔。

Weight vs. KV Cache 雙軌體系對比

為了最大化效能，CIM 系統會針對「權重」與「KV 快取」的不同屬性，採用雙軌的處理機制:

2. Analgo CIM(ACIM)

2.1. ACIM的簡介

ACIM 架構 (Architecture)

• 類比存算一體 (ACIM) 被定位為一個高效率的矩陣與向量乘法引擎。

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• 系統硬體架構主要包含輸入端 (Input X)、儲存模型權重的位元單元陣列 (Bitcell Array W)，以及後端的計算與類比數位轉換模組 (Computation & ADC)。

• 輸入資料 (X) 在與權重 (W) 進行運算前，必須先經過編碼或激發 (Activation) 程序的處理。

• 系統的最終輸出結果 (Y) 等同於所有輸入值與對應權重乘積的總和，即 Y = 總和(Xi * Wi)

ACIM Example: Ohm's law and Kirchhoff's law

• 在硬體執行矩陣運算時，數位類比轉換器 (DAC) 會將輸入的數值轉換為電壓訊號傳遞至陣列中。

• 記憶體陣列內的單元負責儲存矩陣權重數值，並在電路中表現為特定的電導值。

• 歐姆定律 (Ohm’s law) 應用： 單一節點的乘法是透過輸入電壓與單元電導相乘產生對應的電流來完成，例如輸入 0.4 乘上權重 5，在該節點產生 2.0 的電流值。

• 克希荷夫電流定律 (Kirchhoff’s law) 應用： 陣列中同一垂直線上的電流會匯集並自然進行物理加總，例如將 4.5、1.6 與 2.0 的電流值相加。

• 加總完成的類比電流訊號，最終會流入類比數位轉換器 (ADC)，將結果轉回數位數值輸出。

ACIM 種類 (Devices for Weight Storage)

• ACIM 使用的權重儲存載體主要分為「電荷基礎記憶體 (Charge-based memory)」與「電阻基礎記憶體 (Resistance-based memory)」兩大類別。

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• 電荷基礎記憶體包含 SRAM、DRAM 與 Flash 記憶體，此類載體通常採用電荷域 (Charge-domain)、電流域 (Current-domain) 或是數位運算方法。

• 電阻基礎記憶體包含 RRAM、PCM 與 STT-MRAM 記憶體，此類載體主要採用電流域運算方法。

• 在數學式的對應上，電荷域運算的總和 Y 表現為電壓變化量 (∆V_i) 的總和；而電流域運算的總和 Y 則表現為電流 (I_i) 的總和。

2.2. ACIM的運作機制

類比存算一體 (Analog CIM, ACIM) 的通用架構主要是透過「同時啟動多條字元線 (simultaneous wordline activations)」的方式，直接在二維記憶體陣列內部完成矩陣乘法運算。

該架構的核心運作邏輯，是將數學上的乘加運算 (Multiply-Accumulate, MAC) 直接映射到底層電路的物理定律。以下結合物理運作機制，介紹 ACIM 的處理流程：

核心物理運作機制

在進入系統流程前，需先釐清 ACIM 如何利用物理特性完成基礎數學運算：

• 乘法的物理機制 (歐姆定律)： 矩陣的靜態權重預先儲存於記憶體位元單元中，並在電路上表現為特定的電導值 (或電阻值)。當輸入資料轉換為類比電壓並施加於字元線時，根據歐姆定律 (電流 = 電壓 x 電導)，單元內產生的放電電流大小，即代表了輸入值與權重值的乘積 (Dot products)。

• 加法的物理機制 (克希荷夫電流定律)： 傳統記憶體一次只讀取一列，而 ACIM 會同時啟動多列字元線。這使得同一行 (Column) 上多個單元同時產生的放電電流，會全部流入同一條共用的位元線 (Bitline)。根據克希荷夫電流定律 (KCL)，這些電流會在位元線上自然匯集與疊加，藉由物理現象瞬間完成了數學上的加法累加 (Accumulation)。

ACIM 架構與處理流程拆解

結合上述的物理機制，圖中的架構將整體資料處理 (包含 DAC、內積、累加、平均與 ADC) 劃分為四個主要階段：

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多列功能性讀取 (multi-row functional READ)： 對應圖中標號 1。系統透過兩側的列解碼器 (X-DEC) 同時驅動多條字元線，將輸入訊號廣播至陣列中。在每個位元單元內部，輸入電壓與儲存權重透過物理機制完成「乘法」運算。此階段處理的是類比與混合訊號，屬於低訊噪比 (low-SNR) 的處理過程。

位元線處理 (bitline processing, BLP)： 對應圖中標號 2。這是一個單指令多資料流的類比處理階段 (SIMD analog processing)。各單元的乘法電流結果在垂直的位元線上進行物理疊加，直接在硬體線上完成了矩陣運算中的「加法」步驟。

跨位元線處理 (cross bitline processing, CBLP)： 對應圖中標號 3。由於類比訊號容易受到干擾，從位元線收集到的累加訊號會進入跨位元線處理器，透過類比平均技術 (analog averaging) 來進一步提升訊號雜訊比 (enhances SNR)，確保運算結果的穩定性。

數位輸出 (digital output)： 對應圖中標號 4。處理完成的高品質類比訊號最終會進入殘差數位單元 (Residual Digital Unit) 進行類比數位轉換 (ADC)，用以執行最終的推論或決策 (inference/decisions)，並提供低複雜度、低決策率的數位輸出結果。

2.3. ACIM的挑戰

運算精度較低與平行化限制

資料在流經數位類比轉換器 (DAC)、類比乘加運算核心 (MAC/CONV) 以及類比數位轉換器 (ADC) 的每一個階段時，都會產生訊號損耗 (Loss)。這些損耗直接限制了運算的精準度與系統能負荷的平行處理規模，具體原因包含：

• 類比累加的訊號衰減： 在進行類比累加 (analog accumulation) 時會發生訊號衰減 (Signal degradation)，其衰減程度大約與平行度大小的平方根成反比 ( ~ 1∕√Parallelism)。

• 轉換精度損失： 在進行 AD/DA (類比數位/數位類比) 訊號轉換的過程中，無可避免地會產生精度損失 (Accuracy loss)。

• 物理環境變異影響： 記憶體位元單元 (Bit-cell) 容易受到製程、電壓與溫度變異 (PVT variation) 的干擾，導致讀取資料時產生損耗 (Read data loss)。

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類比電路帶來的額外硬體開銷

為了解決類比訊號的轉換與雜訊問題，系統必須配置龐大的 ADC 與 DAC 等周邊類比電路，這會直接產生額外的晶片面積 (Area)、能耗 (Energy) 以及運算延遲 (Latency) 開銷 (overhead)。

先進製程微縮困難

隨著半導體製程不斷推進，傳統數位電路能順利縮小體積，但類比電路在先進 CMOS 製程技術中要進行微縮 (scale) 卻充滿挑戰。這使得 ACIM 難以充分享受先進製程帶來的面積與效能紅利。

2.4. ACIM的應用

傳統耳機晶片的矛盾與 DSP 限制

在傳統架構下，智慧耳機的發展面臨著一個無法跨越的死胡同：

• 算力與耗電的矛盾： 根據「耳機芯片的矛盾」圖表指出，耳機若要導入先進的 AI 功能，就必須大幅提升硬體的算力。然而，高算力必然伴隨著嚴重的耗電問題，這對於電池容量極小、對續航力要求極高的無線耳機來說是致命傷（即圖中「耗電」無法回饋給「耳機」的紅色打叉）。

• 傳統降噪的極限： 過去的耳機晶片受限於算力，多半只能依賴基於規則 (rule-based) 的傳統噪音濾波器來處理通話與環境音。

解決方案：Analog CIM

Anker 與知存科技 (Witmem) 合作開發的 Thus A1 是一顆基於 NOR Flash 技術的存算一體 (Compute-in-Memory) AI 音訊晶片。針對其參數規模與算力表現的關鍵數據(請參考: Reference [3][4])：

• 模型參數規模： Thus A1 晶片原生支援 400 萬 (4 Million) 參數級別的 AI 模型。在極度受限的耳機內部空間與功耗要求下，這使得耳機能夠真正在設備端 (On-device) 運行具備百萬級參數的大型神經網路，跳脫以往只能依賴微型模型或傳統規則濾波器的困境。

• 峰值算力 (FLOPS)： 傳統藍牙耳機晶片的算力大約落在 30M FLOPS，而 Thus A1 晶片的算力大幅躍升至 5G FLOPS。

• 效能提升倍數： 相較於傳統藍牙耳機晶片，Thus A1 帶來了最高達 150 倍 的 AI 峰值算力提升。

基於 Thus 晶片的新產品四大 AI 應用

• 極致清晰通話 (Clear Calls)： 徹底捨棄傳統的規則濾波器，Thus 晶片直接在設備端運行基於龐大音訊資料集訓練而成的 AI 模型，能即時且全面地抑制環境噪音，確保語音清晰度。

• 強大的主動降噪 (Active Noise Cancellation)： 支援多達 8 個麥克風的陣列，且所有處理皆在晶片內完成 (On-chip processing)，達到讓外界噪音「徹底消失」的高階降噪體驗。

• 離線語音控制 (Voice Control)： 過去語音辨識高度依賴雲端連線，現在憑藉 150 倍的終端算力，耳機可支援 20 種語音指令，且「零雲端參與 (Zero cloud involved)」，兼顧反應速度與隱私。

• 專屬音效處理 (Signature Sound)： 單一晶片即可同時運行多個 AI 模型。系統內建 HearID 5.0，能平行處理聽力特徵分析、音訊細節修復與環境適應；過去這些複雜運算必須依靠手機處理，現在全部轉由耳機端的 Thus 晶片在地完成。

3. Digital CIM

3.1. DCIM簡介

核心概念與運作原理

source: Prof. J. Kulkarni, ISSCC26

• 數位存算一體 (Digital CIM) 的核心技術，是使用數位加法器樹 (digital adder trees) 來取代傳統的類比累加 (analog accumulation)。

• 這種全數位化的架構，有效避免了類比 CIM 容易產生的運算不精確 (inaccuracy) 以及難以隨著先進製程微縮 (poor scaling) 的問題。

• 在運作上，DCIM 透過位元串列 (bit-serial) 或位元平行 (bit-parallel) 乘法，並結合平行加法器來執行高能源效率的乘加運算 (MAC operation)。

• 資料處理流程包含數位乘法 (Digital multiply)，產生數位部分總和 (Digital Partial Sum) 後透過加法器傳遞，最終經由移位與相加 (shift/add) 模組完成數位累加 (Digital Accumulation)。

先進製程 (5nm) 實體展示規格

• 採用 TSMC 5nm 製程，晶片總容量為 64kb。(Fujiwara, TSMC; ISSCC 22)

• 支援 4位元/4位元 (4b/4b) 的帶符號權重與激發值 (signed weight/activation)。

• 在陣列配置上，每個陣列 (array) 包含 1kb 的位元單元 (bitcells)。

• 運算採用位元串列 (Bit-serial) 方式，可同時處理 64 個 1位元 (1b) 輸入。

• 每個陣列內部整合了 64 個 4bx1b 乘法器以及 64 輸入的加法器樹 (input adder tree)。

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• 傳統 SRAM 與 DCIM 在硬體運作上的差異如下：

  • 傳統 SRAM（單線作動）： 系統每次僅啟動單一條讀取字元線 (紅色RWL)，執行單純的資料讀取與儲存任務。

  • DCIM 架構（多線平行作動）： 系統會同時啟動多條 RWL 讀出大量資料，並將原有的單純傳輸通道替換為加法器 (Adder) 與移位累加模組 (GIO shift+sum)，藉此在記憶體周邊直接完成高平行度的數位運算。

• 配置專屬數位運算電路： DCIM 改變了傳統記憶體的周邊電路佈局，在每個陣列外圍新增了 64 個專屬的 4bx1b 數位乘法器與 64 輸入的加法器樹 (Adder Tree)。同時，原本用於單純資料傳輸的通道 (LIO 與 GIO) 也被替換為具備「移位與累加 (shift+sum)」功能的數位邏輯模組。

• 位元串列 (Bit-serial) 乘法機制： 運算時不一次輸入完整的 4 位元數值，而是將輸入拆解，每次同步輸入 64 個「1 位元」訊號。這些 1 位元訊號會直接送入專屬乘法器中，與陣列讀出的 4 位元權重進行基礎的數位邏輯相乘，最後再經由加法器與移位模組逐步累加，組合出最終的完整運算數值。

  • 它是透過犧牲單筆運算的延遲時間 (Latency)，換取極佳的硬體面積利用率與極高的整體平行處理吞吐量 (Throughput)

DCIM 與傳統數位處理單元 (Digital PE) 的效能比較

在同樣採用 5nm 製程且設定為 50% 稀疏度 (sparsity) 的基礎下，DCIM 展現了顯著的硬體優勢：

source: Prof. J. Kulkarni, ISSCC26

• 能源效率： DCIM 在 0.5V 工作電壓下，能源效率高達約 150 4b-TOPS/W；而傳統 Digital PE (僅考量資料路徑 datapath) 在 0.46V 下的能源效率僅約 90 4b-TOPS/W。

• 面積效率： DCIM 在 0.9V 下的面積算力密度達到 221 4b-TOPS/mm2；相對地，Digital PE 在 1.1V 下約為 100 4b-TOPS/mm2。

• 面積縮減： 透過客製化設計，DCIM 相較於標準自動佈局與繞線 (APR) 結果，實現了 3 倍的面積縮減 (3x area reduction)。

3.2. DCIM的挑戰

數位存算一體（DCIM）在發展上面臨的主要挑戰在於晶片面積的巨大開銷（Area Problem），為此學界與業界提出了多種針對加法器與電路架構的最佳化解決方案。

核心問題：MAC 單元佔用過大面積 (DCIM Area Problem)

DCIM 為了解決類比運算的精度問題，引入了大量的數位乘加運算（MAC）單元與加法器樹，這導致了嚴重的面積負擔

source: Prof. J. Kulkarni, ISSCC26

• 在 3nm HKMG FinFET（6T foundry cell）的設計中，雖然實現了 0.0157mm² 的 macro 面積與 3.78 Mb/mm² 的位元密度，但超過 70% 的面積被 MAC 單元所佔據。

• 在另一項 16nm、96Kb（4T Gain cell）的設計中，超過 75% 的面積被 MAC（包含 LCC 與加法器）佔據。其中，單單是加法器樹（Adder Tree）就佔了總體面積的 52%。

解決方案 (Solutions)

為了解決上述的面積瓶頸，研究人員主要從加法器設計、查找表替換，以及電路繞線最佳化等三個維度著手

加法器樹的面積與速度權衡設計 (Adder Tree Optimization)

source: Prof. J. Kulkarni, ISSCC26

替換第一級加法器樹 (Replacing first stage adder tree)

• 將傳統架構中的第一級加法器樹替換為查找表（LUT）。

• 這種架構上的改變不僅能減少 7% 的元件數量（smaller device count），還能提升 5% 的運算速度。

source: Prof. J. Kulkarni, ISSCC26

記憶體單元、乘法器與繞線最佳化

• 透過最佳化記憶體單元與乘法器設計（例如採用 8T x 2bit + OAI cell），能夠有效減少金屬走線（Less metal track）的需求。

• 這使得加法器樹能獲得更多的繞線軌道（More routing tracks），最終達成了 11% 的面積改善（area improvement）。

圖表中引用(Yu-Der Chih, W. Khwa, Hidehiro Fujiwara, H. Mori )的研究成果，四位研究人員皆隸屬於TSMC。

TSMC在數位存算一體 (DCIM) 領域的深耕與貢獻，可簡要歸納為以下三個重點：

• 領先驗證先進製程微縮： 率先在 =等先進製程上證明 DCIM 的高能效與高算力密度，確立了「全數位架構能完美受惠於先進 CMOS 製程微縮」的技術路線。

• 突破面積物理限制： 針對 DCIM 加法器佔用面積過大的致命痛點，提出包含混合型加法器樹、LUT 替換與電路繞線最佳化等多維度的創新解決方案，有效縮減硬體開銷。

• 建立持續的技術藍圖： 研發佈局從 5nm 一路推進至 3nm，連年於頂級學術會議 (ISSCC) 發表成果。因 DCIM 高度契合台積電在先進邏輯製程的優勢，已成為其解決 AI 晶片「記憶體之牆」的主力發展方向。

4. d-Matrix

d-Matrix 是一家專注於人工智慧推論加速的新創半導體公司，其核心技術結合了數位記憶體內運算（DIMC, Digital In-Memory Computing）與小晶片（Chiplet）架構，主要用於優化大型語言模型（LLM）在資料中心端的運算效能並降低能耗。

4.1. Corsair：基於 Chiplet 的推論加速平台

d-Matrix 開發的 Corsair 是一個專為推論加速設計的平台。

source: S. Bhoja, d-Matrix, Hotchips 25

• 該平台採用 TSMC 6nm 製程，單一配置包含 8 個小晶片 (Chiplets)。

• 具備強大的運算能力，可提供 2400 TOPS (MXINT8) 與 9600 TOPS (MXINT4) 的算力。

• 記憶體系統整合了高頻寬的 2GB SRAM (頻寬達 150 TB/s) 以及 256GB 的 LPDDR5 (頻寬達 400 GB/s)。

• 功耗與介面方面，支援 PCIe Gen5 規格，熱設計功耗 (TDP) 為 600W。

Corsair Chiplet 架構簡介

source: S. Bhoja, d-Matrix, Hotchips 25

• 該架構是專為推論階段 (Inference-Time) 加速所設計的存算一體小晶片。

• 晶片內部佈局包含多個運算切片 (Slice 0 至 Slice 3)。

• 具備完整的對外介面，包含晶片間互連 (D2D)、PCIe 介面，以及兩組 LPDDR 記憶體控制器 (LPDDR1, LPDDR2)。

雙 PCIe 卡擴展與 DMX Bridge 互連

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• 系統支援卡級擴展 (Card Level Scaleup)，能透過 4 個全互連的 Corsair 封裝，實現 16 個 Chiplet 的階層式全互連 (Hierarchical All-to-All) 架構，以擴展低延遲的集合運算。

• 雙 PCIe 卡之間透過 DMX Bridge 進行橋接，該橋接器可提供高達 512 GB/s 的傳輸頻寬

伺服器層級 64 晶片 Scale-up 與 Scale-out 能力

source: S. Bhoja, d-Matrix, Hotchips 25

• 向上擴展 (Scale-up)： 在單一伺服器節點內，可透過 PCIe 交換器 (Switched PCIe) 將系統擴展至最高 64 個 Chiplets。

• 滿載的伺服器架構可提供高達 16GB(= 64x256MB) 的 SRAM 總容量。

• 向外擴展 (Scale-out)： 系統支援跨節點的擴展，透過通透式網卡 (Transparent NIC, TNIC by d-Matrix) 搭配 PCIe 或乙太網路 (Ethernet) 實現向外擴充。

能源效率表現 (TOPS/W)

source: S. Bhoja, d-Matrix, Hotchips 25

• d-Matrix 的 DIMC (數位存算一體) 能源效率會隨運作時脈頻率變動；在 800 MHz 頻率下，其效率可達近 40 TOPS/W，而在 1150 MHz 頻率下則約為 24 至 25 TOPS/W。

• 這些數據是在最嚴苛的功耗模式 (Worst-Case Power Pattern) 下測得，實際工作負載的功耗預期僅為測試報告的 60% 至 80%。

• Card power 遠大於 DIMC power 的核心原因在於：系統中「非存算一體核心」的周邊與基礎設施產生了巨大的額外功耗 (Overhead)。

  • 資料搬移與外部記憶體 (IO & DDR)： 存取外部 LPDDR 與對外介面傳輸資料所消耗的巨大能量。

  • 內部互連網路 (XBARs)： 負責晶片內部資料路由與各運算單元之間通訊的 Crossbars 架構。

  • 輔助運算單元 (SIMD)： 處理非矩陣運算或特殊網路層的額外邏輯運算單元。

  • 電源轉換損耗 (Regulator power loss)： 穩壓器在大電流供電與電壓轉換時必然產生的物理熱損耗。

效能表現 (Tokens Per Second, TPS)

source: S. Bhoja, d-Matrix, Hotchips 25

• 在生成式 AI 模型的推論效能基準測試中，運行 Llama3-8B 模型 (設定為輸入 1K、輸出 1K)，系統可達到每秒 45,000 Tokens (TPS) 的吞吐量，且每生成一個輸出 Token 的時間 (TPOT) 僅需 1 毫秒 (ms)。

• 運行較大型的 Llama3-70B 模型 (設定為輸入 1K、輸出 3K)，系統仍能維持每秒 30,000 Tokens (TPS) 的表現，TPOT 為 2 毫秒 (ms)。

4.2. 3D DRAM堆疊

為了解決傳統架構中存取外部 LPDDR 與 IO 介面傳輸所帶來的巨大功耗瓶頸，d-Matrix 提出了將運算邏輯直接與 DRAM 進行 3D 堆疊的解決方案。這將長距離的水平資料搬移轉換為極短距離的垂直傳輸。

3D DRAM 架構

d-Matrix 透過將邏輯晶片 (logic) 堆疊在 DRAM 中介層 (interposer) 上，大幅縮短了運算與記憶體之間的物理距離：

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• 技術演進路徑：Corsair 架構使用了被動矽電容中介層，來改善電源完整性 (power integrity)。隨後這項技術被升級為「主動式 DRAM 中介層 (active DRAM interposer)」，藉此打造出單層堆疊的 3D DRAM，未來還將進一步朝向多層堆疊 (Multi-Stacked) 發展。

• 容量與微架構優勢：這項技術能讓記憶體容量呈現數量級的增加，並且能將小型記憶體庫 (small banks) 直接給運算單元使用。

• 超高連線密度：相較於下一代的 HBM4 記憶體，此 3D DRAM 架構提供了高達 100 倍的垂直連接 (vertical connections)，讓資料直接直達運算核心。

• 頻寬與能效的跨世代突破：與 HBM4 相比，每層堆疊可提供 10 倍的頻寬與能源效率。

  • HBM4 的規格基準約為 2TB/s 頻寬，能耗約為 3pJ/bit（且還需加上 XPU 晶片端產生的額外能耗）。

  • d-Matrix 的 3DIMC 架構則可達到 20TB/s 的超高頻寬，且能耗大幅降低至僅 0.3pJ/bit。

3D DRAM 測試晶片 (Test Vehicle) 簡介

為了驗證這項 3D 堆疊架構，d-Matrix 推出了名為 Pavehawk One 的測試晶片，具體實作細節如下：

source: S. Bhoja, d-Matrix, Hotchips 25

• 異質晶片堆疊配置：頂層晶片 (Top die) 採用了台積電 (TSMC) 的 N5 先進邏輯製程，而底層晶片 (Bottom die) 則配置為 3D DRAM。

• 先進封裝整合技術：兩層晶片之間採用了 36 微米 (36u) 的面對面 (Face to Face, F2F) 堆疊技術進行高密度整合。

• 實體電路連接結構：從電子顯微鏡剖面圖可以觀察到，頂層的邏輯晶片透過微凸塊 (uBump) 與下方的 DRAM 中介層連接，並利用矽穿孔 (TSV) 貫穿中介層，最終透過 C4 凸塊連接至底層基板 (Substrate)。同時，基板上也支援晶片對晶片 (D2D) 的通訊設計。

• 具備量產可行性：官方指出，這項封裝技術已是經過驗證的製程，具備低成本 (low cost)、適合大批量生產 (high volume) 以及高良率 (high yield) 等商業化優勢。

整合 d-Matrix 未來在 DCIM 與 3D DRAM 的雙軌架構，此應用模式精準對應了大型語言模型 (LLM) 推論階段的物理與資料特性，有效解決系統層級的功耗鴻溝，其核心運作邏輯可整理如下：

• 靜態權重常駐於 DCIM： 在推論階段，模型權重（Weights）是唯讀且固定不動的。將其分佈並儲存於 DCIM 的分散式記憶體陣列中，可以直接利用記憶體周邊的數位運算單元進行原地處理，徹底消除了權重在運算過程中不斷搬移所產生的巨大能耗。

• 動態 KV Cache 放置於 3D DRAM： 在 LLM 的生成（Decode）階段，每一輪迭代都需要頻繁讀寫不斷增長的歷史鍵值快取（KV Cache）。這是傳統架構中造成外部記憶體頻寬枯竭與 IO 功耗飆升的主因。將其改存於透過 3D 垂直堆疊（如 F2F 與 TSV）緊鄰運算核心的 3D DRAM 中，能將資料搬移距離縮短至微米級，實現高達 20 TB/s 的頻寬與極低的傳輸能耗（0.3 pJ/bit），從根本上解決了系統層級的功耗鴻溝。

5. 結論

存算一體 (CIM) 技術已成為突破當前資料主導的高效能運算瓶頸之關鍵發展方向。在硬體實作上，類比存算一體 (ACIM) 運用歐姆定律與克希荷夫電流定律等物理機制直接在記憶體陣列內完成矩陣運算，成功為終端設備（如 Anker 智慧耳機晶片）帶來極致的低功耗與高倍數 AI 算力提升。

另一方面，為克服類比電路在先進製程微縮上的困難與運算精度限制，數位存算一體 (DCIM) 透過數位加法器樹取代類比累加，在台積電等 5nm 先進製程中展現了卓越的能源效率與面積算力密度。

展望未來，面對大型語言模型 (LLM) 嚴苛的記憶體頻寬挑戰，新創公司 d-Matrix 展示了先進的雙軌體系解方：將靜態模型權重鎖定於 DCIM 中以徹底消除資料搬移能耗，並將動態的 KV Cache 配置於垂直堆疊的 3D DRAM 中以提供超高頻寬。這種結合 CIM 與先進封裝小晶片 (Chiplet) 的架構，從根本上解決了系統層級的功耗鴻溝，完美展示了 CIM 技術從單一電路設計邁向龐大系統應用的無限潛力。

[Reference]

1. Jaydeep Kulkarni, “Fundametals of Compute-in-Memory: From Circuits to System”, ISSCC26

2. Sundeep Bhoja, “CORSAIR: An In-Memory Computing Chiplet Architecture for Inference-Time Compute Acceleration“, Hotchips 25

3. 秘密研发三年！安克这颗存算一体芯片，如何违背了所有祖宗的决定？

4. 28纳米反超1000倍?不需要EUV的芯片黑魔法：对话知存科技王绍迪

5. EP18. Memory Wall

6. EP35. NAND Technologies Update

7. EP0. 我的 AI 硬體探索地圖

隨著傳輸速率與距離的需求日益增加,系統中的核心設備為可插拔光收發模組(Pluggable optical transceiver),負責在電子客戶端介面與光學線路端之間進行高速的光電轉換。本文參考ISSCC26 Short Course之內容,探討光通訊系統的基礎架構、光纖傳輸的物理特性,以及強度調變與直接偵測(IMDD)與同調通訊技術之發展脈絡。

1. 背景知識

1.1. 光通訊系統

光通訊系統可根據應用場景分為資料中心通訊 (Datacom) 與電信通訊 (Telecom) 兩大領域:

source: Yole

Datacom (資料中心通訊)

主要負責資料中心內部與資料中心之間的網路互連。

• 資料中心內部 (Intra data center / Intra-DC Network): 包含伺服器對伺服器 (Server-Server)、機架頂部交換機對葉交換機 (TOR-Leaf)、葉交換機對脊交換機 (Leaf-Spine) 以及脊交換機對核心 (Spine-Core) 的連結。

• 資料中心互連 (Inter data center / Cloud/DC interconnects): 負責連結不同的資料中心，通常屬於都會接取 (Metro access) 範圍。

Telecom (電信通訊)

負責廣域的資料傳輸與終端用戶接取，涵蓋城市間的連結與跨國傳輸

• 核心與都會網路 (Metro core / Metro links): 負責連結不同城市，建構都會環狀網路 (Metro ring network)。

• 長途與海底網路 (Long-haul / Submarine networks): 用於極長距離的資料傳輸，連結不同的都會環狀網路。

• 接取網路: 包含光纖到府 (Fiber-to-the-home, PON/FTTx) 以及無線網路 (LTE/5G) 的前傳 (fronthaul) 架構。

在技術趨勢上，都會與長途網路主要仰賴 DWDM/ZR+ (同調通訊) 技術來達成高容量傳輸。而資料中心內部則朝向小型化發展，採用矽光子 (SiPh) 技術、線性驅動可插拔光學元件 (Linear drive pluggable optics, LPO) 以及共同封裝光學元件 (Co-packaged Optics) 來提升通道速率與互連密度。

容量與範圍比較

source: Prof. P. Ossieur, ISSCC 26, SC1

針對資料中心互連 (Data Center Interconnect, DCI) 的光通訊鏈路，其主要任務是提供不同資料中心實體之間的高容量與低延遲連線。

核心組件與轉換介面

• 交換晶片 (Switch ASIC)： 位於網路設備核心，負責高吞吐量的資料封包交換與路由。

• 電子客戶端介面 (Electrical client interface)： 負責在交換晶片與光收發模組之間傳遞高速雙向電訊號。

• 光收發模組 (Optical transceiver)： 執行關鍵的光電轉換作業。在 DCI 的傳輸應用中（通常介於 10 公里至 80 公里），此模組常會採用同調通訊技術與高密度波長多工（DWDM）技術，以確保長距離下的訊號完整性與極高傳輸容量。

source: Prof. P. Ossieur, ISSCC 26, SC1

光線路端 (Optical line side) 傳輸架構

• 雙向雙纖傳輸：

  • 系統配置兩條獨立的光纖 (Optical fibers) 或波導，分別專用於發送與接收資料。

  • DCI 應用中常搭配空間或波長多工 (space or wavelength multiplexing) 技術，在光纖內部疊加多個訊號通道，進一步擴展單一鏈路的資料吞吐量。

• 單纖雙向傳輸 (Bidirectional transmission)：

  • 兩端設備僅需透過單一條光纖連接。

  • 系統利用不同的波長 (using different wavelengths) 來精準分離傳送與接收的光訊號，使雙向資料能同時在同一實體通道中運行。

  • 此架構能大幅節省 DCI 跨廠區或跨城市佈建時的光纖芯數資源與實體租賃成本。

  • OCI-MSA也採用此架構，減少實體光纖的數量(請參考: EP55. 微型光頻梳(micro OFC)在AI矽光子互連應用之技術解析與發展趨勢)。

    

source: Lightmatter

1.2. Optical Transceiver

可插拔光收發模組 (Pluggable optical transceiver) 是光通訊系統中負責執行高速光電轉換的核心設備，其系統架構介於電子客戶端介面 (Electrical client side) 與光學線路端介面 (Optical line side) 之間。以下介紹典型的光收發模組，依據訊號處理流程與硬體架構進行拆解(請參考:EP38. 解析 3.2T 光通訊實體層技術 )。

數位訊號處理與轉換層 (CMOS DSP Chip)

負責在數位與類比訊號之間進行轉換與訊號優化

• Tx-DSP / Rx-DSP (數位訊號處理器)： 發送端 (Tx) 與接收端 (Rx) 的 DSP 負責執行高階調變格式處理及訊號補償（例如色散補償），以確保訊號在長距離傳輸下的完整性。

• DAC (數位類比轉換器) / ADC (類比數位轉換器)： DAC 負責將 Tx-DSP 輸出的數位訊號轉換為類比訊號；ADC 則負責將接收端前端傳來的類比訊號數位化，交由 Rx-DSP 處理。

電子積體電路層 (EIC, Electrical Integrated Circuit)

EIC扮演類比電訊號與光學元件之間的驅動與放大橋樑。

• Multi-channel Driver EIC (多通道驅動器)： 接收來自 DAC 的類比電訊號，將其放大至足夠的電壓或電流位準，以驅動後端的光調變器。

• Multi-channel Receiver EIC (多通道接收器)： 負責接收前端光偵測器所轉換出的微弱電訊號，進行初步的訊號放大與整形，再傳遞給後端的 ADC。

source: Prof. P. Ossieur, ISSCC 26, SC1

光學與光電轉換層 (Optical Components)

此層級負責實際的「電轉光 (E/O)」與「光轉電 (O/E)」物理轉換程序。

• Laser Array (雷射陣列)： 為發送端提供穩定的連續波 (Continuous Wave) 光源。

• Optical Modulator Array (光調變器陣列)： 根據 Driver EIC 傳來的電訊號變化，改變雷射光源的光學特性（如振幅或相位），完成電轉光調變。

• Optical Detector Array (光偵測器陣列)： 在接收端負責捕捉光訊號，將其轉換為對應的微弱電流訊號。

光學多工與線路介面 (MUX / DeMUX)

負責管理不同波長在實體光纖中的匯聚與分離。

• MUX (波長多工器)： 將調變器陣列輸出之多個不同波長的光訊號進行合併，耦合至單一發送光纖 (Optical line side) 中。

• DeMUX (波長解多工器)： 接收來自光纖的複合光訊號，將其按波長分離，並引導至對應通道的光偵測器進行解析。

1.3. 技術分類

在追求更高資料傳輸率（Data Rate）與更長傳輸距離（Reach）的發展趨勢下，光通訊技術主要可劃分為三個核心領域的演進：調變（Modulation）、發射器（Transmitter）與偵測（Detection）:

調變技術 (Modulation)

• 在強度調變與直接偵測（IMDD）架構中，系統主要採用 NRZ 與 PAM4 調變。NRZ 適用於相對較低的資料傳輸率與較短的傳輸距離。當傳輸速率需求進一步提升時，系統會過渡至 PAM4，其優勢在於能在相同的符元率下傳遞雙倍的位元資訊，有效提升傳輸容量。

• 在同調通訊（Coherent）架構中，為了應對超高資料傳輸率與極長傳輸距離的極端應用場景，系統會採用 IQ 調變。IQ 調變能同時控制光載波的振幅與相位，藉此最大化頻譜效率，突破傳統 IM/DD 架構的物理限制。

source: Cisco

發射器技術 (Transmitter)

• VCSEL (垂直共振腔面射型雷射): 主要定位於低速率與極短距離的應用(請參考: EP41. 1060nm VCSEL 技術突破: CPO的明日之星 )。

• DML (直接調變雷射) 與 EML (電吸收調變雷射): 隨著速率與距離增加，系統過渡至 DML，進而採用效能更佳（Chirp 較小）的 EML(請參考:EP9: Light sources )。

• Mach-Zehnder (馬赫-曾德爾調變器): 針對長距離與超高速率的極端需求，必須採用外部調變的 Mach-Zehnder 架構。圖片特別註明，矽光子 (Silicon Photonics) 技術即是基於 Mach-Zehnder 調變器所建構。

source: Yole

偵測技術 (Detection)

• Direct (直接偵測): 應用於中短距離與中低速率場景，直接偵測光訊號的強度（振幅）。

• Coherent (同調偵測): 為了突破長距離與高資料傳輸率的物理限制，系統全面轉向同調偵測。同調偵測能夠同時解析光訊號的振幅、相位與偏振態。

關鍵輔助技術：DSP (數位訊號處理)

• 克服物理限制： DSP 技術利用 CMOS 製程的運算能力，來克服光學元件在實體層面的物理限制。

• 優化同調通訊： 同調偵測技術之所以能大幅提升效能，正是高度仰賴 DSP 演算法來進

針對強度調變與直接偵測（IMDD）系統，發射端的光調變架構主要分為具備成本效益的直接調變（Direct Modulation），以及針對高效能傳輸設計的間接調變（Indirect Modulation）:

直接調變 (Direct Modulation)

直接調變架構的設計較為單純，其核心原理是直接控制發光元件的驅動電源來改變光強。

• 訊號轉換： 系統透過雷射驅動器 (Laser Driver) 接收電壓形式的調變訊號 (Modulated Signal)。

• 電流注入： 雷射驅動器將電壓訊號轉換為動態變化的調變注入電流 (Modulated injection current)，並輸入至雷射二極體 (VCSEL; DML)。

• 光學輸出： 雷射二極體直接根據注入電流的強弱，發射出對應光功率變化的調變光輸出 (Modulated Light Output)。

間接調變 (Indirect Modulation)

間接調變（又稱外部調變）是將「光源產生」與「訊號調變」兩個動作分離。光源端持續發出穩定強度的光(CW)，再交由外部調變器來改變光學特性。圖片中展示了兩種常見的技術架構：

1. 馬赫-曾德爾干涉儀 (Mach-Zehnder Interferometer, MZI)

• 光源輸入： 系統接收穩定的連續波光學輸入 (Optical Input, CW)。

• 相位控制： 光束在干涉儀結構內被分為兩道，其中一條路徑設有普克爾斯盒 (Pockels Cell)。透過輸入調變電壓 (Modulation Voltage Input)，改變該路徑的光學相位。

• 干涉輸出： 當兩道光束重新匯聚時，會根據相位的差異產生建設性或破壞性干涉 (Interference: Constructive/Destructive)，進而轉換為強度調變的光學輸出 (Intensity Modulated Optical Output)。

2. 電吸收調變器 (Electro-Absorption Modulator, EAM)

• 整合架構： 圖片展示了將電吸收調變器整合於分散式回饋雷射 (DFB Laser) 後方的設計，兩者共用同一基板 (Substrate)。

• 光源供應： 前端的 DFB 雷射負責提供穩定的連續波輸出 (CW Output)。

• 吸收調變： 連續波進入後端的吸收材料 (Absorption Material) 區域。透過 EAM 接點施加電壓調變 (Voltage Modulation)，動態改變材料對光束的吸收率，藉此產生調變光輸出 (Modulated Optical Output)。

光通訊領域中強度調變與直接偵測（IMDD）與同調偵測（Coherent Detection）技術的應用版圖，正隨著傳輸速率與距離的需求發生顯著的板塊移動。

source: cisco

• 交界距離縮短： 隨著傳輸速率提升，IMDD 與同調技術的應用交界距離正逐漸縮短。

• 低速短距 IMDD 主導： 在較低速率或極短距離（如 100G 的 40km 內、800G 的 2km 內），IMDD 仍保有絕對優勢。

• 高速長距同調接管： 進入高速率時代（如 800G 與 1.6T），10km 以上的傳輸距離已由同調技術全面主導。

• 同調技術下放與標準化： 同調技術正向短距離應用延伸，產業焦點已轉向發展可插拔模組與跨供應商的互通標準（如 400ZR、800ZR/ZR+）。

2. Fiber(光纖) 特性

光纖在光通訊系統中扮演實體的傳輸媒介，負責將承載資料的光訊號以極低的衰減率在節點之間進行長距離與大容量的傳遞(請參考: EP46. 空芯光纖 (HCF) 突破: AI 互連實體層極限與商業化展望)。

2.1. Attenuation(衰減)

光纖與傳統有線傳輸 (以 Ethernet Category 6 為例) 在長距離傳輸的訊號耗損表現上有著極大的差異。

傳統銅線 (銅纜)

• Ethernet Category 6 (Cat 6 網路線): 在傳輸頻率為 200MHz 的情況下，訊號衰減高達約 290dB/km。這表示銅線在傳輸過程中訊號流失非常快，因此通常僅限於極短距離的應用（如辦公室內網或資料中心機架內部連結）。

source: Prof. P. Ossieur, ISSCC 26, SC1

光纖 (Optical Fibers)

光纖整體的衰減率遠低於傳統銅線，但會根據材質、核心直徑 (Core diameter) 以及使用的光波長 (Wavelength, λ) 產生不同的傳輸表現：

• 塑膠光纖 (Plastic optical fiber):

  • 核心直徑：約 1mm。

  • 衰減表現：在波長 650nm 下約為 170dB/km。雖然耗損在光纖家族中偏高，但仍優於 Cat 6 銅線。

• 多模光纖 (Multimode optical fiber):

  • 核心直徑 50μm： 在波長 850nm 時衰減為 2.5dB/km；在波長 1.3μm 時降至 0.8dB/km。

  • 核心直徑 62.5μm： 在波長 850nm 時衰減為 3.5dB/km；在波長 1.3μm 時為 1.4dB/km。

• 單模光纖 (Single-mode optical fiber):

  • 核心直徑：極小，僅 8-10μm。

  • 衰減表現：提供極低的訊號耗損。在波長 1.3μm 時衰減約 0.35dB/km；在波長 1.55μm 時更低達約 0.25dB/km。

  • 在長途電信網路、跨城市資料中心互連 (DCI) 或海底電纜等需要長距離傳輸的場景中，必須全面採用單模光纖傳輸。

2.2. 色散(CD, Chromatic Dispersion)

光纖色散會導致訊號在傳輸過程中發生脈衝展寬，進而引發碼間干擾 (ISI)，這是限制光通訊系統最高傳輸速率與最大傳輸距離的主要原因。

色散（CD）的產生原因

光纖色散的產生主要源於光纖的材料特性與內部幾何結構。這兩項物理因素導致寬頻光訊號中，不同波長成分在光纖內的傳播速度（群速度）不一；各波長抵達接收端的時間產生落差，進而形成色散效應。

source: Prof. P. Ossieur, ISSCC 26, SC1

對 O/C/L 頻段的影響

不同傳輸頻段在光纖中所受到的色散程度（色散參數 D，單位為 ps/nm/km）有顯著差異：

• O-band： 在 O 頻段區間，光纖的色散值極低。特別是在波長 1310nm 處，其色散參數 D = 0 ps/nm/km，資料中心多採用此頻段。

• C-band 與 L-band： 雖然光纖在 C 頻段（1530nm 至 1565nm）與 L 頻段具備最低的訊號衰減率，但其色散值相對偏高。例如在 C 頻段的 1550nm 波長下，色散參數達到 D = 17 ps/nm/km。

  • 由於訊號低衰減，Telecom (電信通訊)都使用這頻段。利用同調(Coherent)方式，處理色散問題

對信號的影響

色散對光訊號最直接的影響是造成脈衝展寬（Pulse spreading due to chromatic dispersion: pulse broadening）。

source: Prof. P. Ossieur, ISSCC 26, SC1

• 波形變化： 當一個初始寬度為 T_in 的高斯脈衝（Gaussian pulse）輸入光纖後，經過長度為 L 的傳輸，輸出的脈衝寬度 T_out 會因為色散而變寬。

• 展寬程度： 脈衝展寬的時間差（ΔT）與色散參數的絕對值（|D|）、光纖長度（L）以及頻譜寬度（Δλ）的乘積成正比（ΔT = |D| * L * Δλ）。

• 系統限制： 脈衝展寬會嚴重限制光通訊系統的傳輸速率（Bitrate, B）與傳輸距離（L）。傳輸速率越高，受色散限制的最大傳輸距離就越短。

  • 以 1550nm 波長（D = 17 ps/nm/km）IMDD調變為例，當傳輸速率為 10Gb/s 時，傳輸距離必須小於 37km；若將傳輸速率提升至 100Gb/s，傳輸距離則會急遽縮短至小於 370m。

2.3. Chirp Penalty(啁啾代價)

在光通訊傳輸中，Chirp Penalty 是指發射端在進行數位訊號的振幅調變時，發光元件伴隨產生了非預期的光學相位或頻率調變 (即 Chirp)，進而導致光纖傳輸品質劣化的現象。

物理機制與連鎖反應

1. Laser on/off (雷射開關切換)： 在直接調變架構下，系統是直接透過快速改變驅動電流來控制雷射發光與否 (代表數位訊號的 1 與 0)。這種驅動電流的瞬間劇烈切換，會造成雷射內部共振腔的載子密度產生不穩定的波動。

2. Carrier line width (載波線寬展寬)： 雷射內部載子密度的波動，會連帶改變主動層介質的折射率。折射率的動態變化會干擾光波的相位，產生非預期的頻率偏移 (Chirp)。如前段所述，這個效應會直接導致發射出的光學載波線寬 (Carrier line width, Δλ) 顯著展寬。

3. CD (色散效應加劇)： 當載波線寬變寬，代表原本應該集中的光訊號，現在包含了更寬廣的波長成分。當這些複雜的波長成分進入光纖傳輸時，會受到色散 (Chromatic Dispersion, CD) 的影響，導致不同波長的光波在光纖中以不同的速度前進。線寬越寬，傳播速度的差異就越明顯。

4. ISI (碼間干擾)： 因為不同波長抵達接收端的時間落差擴大，光脈衝在時間軸上會發生嚴重的展寬現象 (Pulse spreading)。當高速傳輸下相鄰的光脈衝因為過度展寬而互相重疊時，便會形成碼間干擾 (Inter-Symbol Interference, ISI)。這使得接收端無法正確判別相鄰的位元，最終導致系統誤碼率飆高，成為限制最高傳輸速率與最大傳輸距離的關鍵物理瓶頸。

Chirp Penalty 限制系統效能的過程: Laser on/off ➔ Carrier line width widen ➔ Fiber CD ➔ ISI

source: Prof. P. Ossieur, ISSCC 26, SC1

Chirp 效應對直接調變系統的影響尤為嚴重。這點可由線寬增強因子 (linewidth enhancement factor, 符號為 α) 的差異來證實：

• 外部調變 (External modulation) 的 α 值通常小於 1。

• 直接調變 (Direct modulation) 的 α 值高達 4 到 10。

2.4. 偏振模色散(PMD)

偏振模色散 (Polarization Mode Dispersion, PMD) 是導致光訊號脈衝展寬 (Pulse spreading) 的一種現象。

產生原因

• 受到製造公差 (manufacturing tolerances) 的影響，光纖核心 (Fiber core) 可能會呈現微小的橢圓形 (slightly elliptical)。

• 光纖在彎曲 (bending) 時會產生機械應力 (mechanically stressed)。

• 這些物理形變與應力會導致光纖內部形成快軸 (fast axis) 與慢軸 (slow axis)。光訊號在不同偏振軸上的傳播速度產生差異，最終導致了脈衝的展寬。

環境影響特性

• PMD 具有動態變化的特性，其數值會隨著溫度 (temperature) 以及光纖位置 (fiber position) 的改變而發生變動。

source: Prof. P. Ossieur, ISSCC 26, SC1

數值計算與新舊光纖比較

• 脈衝展寬的時間差 (ΔT) 可透過公式 ΔT = D_PMD * √L 進行計算。

• 針對新光纖 (New fiber)，其 D_PMD 數值為 0.1ps/km^1/2。在傳輸距離 10km 的情況下，產生的 ΔT 為 0.3ps。

• 針對舊光纖 (Old fiber)，其 D_PMD 數值為 1.0ps/km^1/2。在傳輸距離 10km 的情況下，產生的 ΔT 為 3.2ps。

• 新舊光纖本質上就是在說明現代光纖抽絲與旋轉製程對於克服 PMD 物理限制的關鍵作用。

2.5. 模態色散(Modal Dispersion)

模態色散 (Modal Dispersion) 是多模光纖 (Multi-Mode Fiber, MMF) 所面臨的最主要色散限制。

模態色散產生原因

當光纖的核心直徑 (core diameter) 相對於傳輸光波的波長足夠大時，光訊號進入光纖後，可以透過多種不同的路徑 (multiple pathways) 進行傳播，這些不同的光學路徑即稱為「模態」。

• 直線路徑： 部分光線會直接沿著光纖的中心軸心直線前進，這是最短的傳播路徑。

• 反射路徑： 其他光線則會在核心 (折射率為 n1) 與包層 (折射率為 n2) 的交界處產生全反射，以連續折線的方式前進，傳播路徑相對較長。

由於不同路徑的物理長度差異，光訊號的不同模態抵達接收端的時間會產生明顯的落差，這種現象即為模態色散。

source: Prof. P. Ossieur, ISSCC 26, SC1

對多模光纖 (MMF) 的傳輸影響

模態色散會造成極度嚴重的光脈衝展寬，大幅限制多模光纖的傳輸能力。依據圖片中提供的公式與計算範例，脈衝展寬的時間差 (ΔT) 與傳輸距離 (L) 以及數值孔徑 (NA) 的平方成正比。其範例數值如下：

• 設定條件： 光纖核心折射率 n1 = 1.5，折射率相對差 (n1 - n2) / n1 = 1%。

• 傳輸距離： L = 10km。

• 產生延遲： 脈衝展寬 ΔT 高達 500ns (奈秒)。

系統性影響：

• 對單模光纖色散（如色度色散或偏振模色散），其脈衝展寬通常落在皮秒 (ps, 10^-12 ) 等級。而多模光纖僅在 10km 的距離下，模態色散就產生了 500ns (10^-9 ) 的巨大展寬，這比單模光纖的色散高出數個數量級。

• 脈衝展寬會引發嚴重的碼間干擾 (ISI)，導致接收端完全無法解析高速數位訊號。這項物理限制直接決定了多模光纖無法用於長途或都會網路傳輸，僅能侷限於資料中心內部 (如機架間互連) 等短距離的應用場景。

3. IMDD(強度調變與直接偵測)解析

強度調變與直接偵測（IMDD）光通訊鏈路是資料中心互連（DC Interconnect）的核心技術。其系統在硬體實體層面上，主要劃分為負責電訊號處理的電子積體電路（EIC）與負責光學處理的光子積體電路（PIC）。

source: Dr. Jahnavi Sharma, IEEE-IISc VLSI Chapter

發射端：強度調變 (Intensity Modulation, IM)

發射端的任務是將數位電訊號轉換為光學強度的變化

• 電子驅動 (EIC)： 輸入的資料訊號（Data in）首先進入高速驅動器（High-speed driver）進行電壓放大與訊號調理。

• 連續光源 (CW)： 系統端的雷射光源提供穩定、特定波長的連續波光學輸入。

• 光學調變 (PIC)： 高速驅動器輸出的電訊號會驅動光調變器（Optical modulator）。調變器會依據電訊號的變化，動態控制通過雷射光的振幅（強度），進而產生調變後的光訊號並送入光纖（Fiber）傳輸。

接收端：直接偵測 (Direct Detection, DD)

接收端的任務是直接測量光功率的強弱，並將其還原為電訊號，不涉及光學相位的解析。

• 光電轉換 (PIC)： 經由光纖傳輸後的光訊號到達光偵測器（Photodetector）。光偵測器會依據輸入光功率的強弱，將其轉換為成正比的光電流（i_PH）。

• 訊號放大 (EIC)： 由於光偵測器產生的光電流十分微弱，必須傳遞至高速接收器（High-speed RX，通常為轉阻放大器 TIA）進行電流至電壓的轉換與訊號放大，最終輸出還原的數位資料。

系統發展關鍵

要進一步提升 IMDD 鏈路的傳輸速率，必須同時仰賴矽光子光學元件（SiPh optical devices）與 CMOS 電子元件（CMOS electronics）在實體層面的技術演進與高度整合。

3.1. NRZ vs. PAM4

NRZ (Non-Return to Zero) 調變

• NRZ 屬於雙階強度調變的光訊號格式。

• 此架構採用兩個光功率階層（P₁ 與 P₀）來進行訊號傳輸，其眼圖結構會呈現出單一個眼圖張開區間。

• 光調變振幅（Optical Modulation Amplitude, P_OMA）的定義為高低功率之差，計算公式為 P_OMA = P₁ - P₀。

• 訊號的平均光功率（P_AVG）公式為 (P₁ + P₀) / 2。

• 消光比（Extinction Ratio, r）為 P₁ 除以 P₀ 的比值（r = P₁ / P₀），實務上通常以分貝（dB）作為表示單位，計算方式為 ER[dB] = 10 * log₁₀₍P₁ / P₀)。

source: Prof. P. Ossieur, ISSCC 26, SC1

PAM4 (4-Level Pulse Amplitude Modulation) 調變

• PAM4 是一種四階振幅調變的光訊號格式。

• 系統利用四個光功率階層（P₃, P₂, P₁, P₀）來代表資料，因此在其眼圖結構中，會同時產生三個眼圖張開區間。

• 平均光功率（P_AVG）的計算方式基於最高與最低功率階層，公式為 (P₃ + P₀) / 2。

• 針對 PAM4 的訊號評估，IEEE 802.3 Clause 94 定義了位準分離不匹配比（Level separation mismatch ratio, RLM）這項關鍵指標。

• RLM 的計算公式為：RLM = 3 * min(P₃-P₂, P₂-P₁, P₁-P₀) / (P₃ - P₀)。

• RLM 的理想數值為 1，當訊號出現眼圖壓縮（eye compression）現象時，RLM 數值會小於 1。

• 典型的通訊規格標準通常要求 RLM 數值必須大於 0.95

source: Prof. P. Ossieur, ISSCC 26, SC1

3.2. Direct Modulation

直接調變 (Direct Modulation) 是一種架構精簡且具備成本效益的光發射技術。其核心原理是直接控制發光元件的驅動電流，藉此改變輸出光訊號的強度。

系統架構與訊號流程

• Switch ASIC (特殊應用積體電路): 位於系統前端，負責輸出低功率的初始數位電訊號。

• 雷射驅動器 (Laser driver 或 VCSEL driver): 接收來自 ASIC 的微弱訊號，將其放大並轉換為具備高低準位的動態驅動電流 (I₁ 與 I₀)。

• 雷射二極體 (Laser diode 或 VCSEL diode): 接收驅動器輸出的電流，並直接將其轉換為對應的高低光功率輸出 (P₁ 與 P₀)，完成電轉光的調變過程。

source: Prof. P. Ossieur, ISSCC 26, SC1

核心發光元件分類

在直接調變架構中，所使用的雷射二極體主要可分為垂直共振腔面射型雷射 (VCSEL) 以及直接調變雷射 (DML) 兩大技術分支：

• VCSEL (Vertical Cavity, Surface Emitting Laser): VCSEL 具備製程成本低、功耗小以及易於封裝的優勢，是資料中心內部短距離傳輸中最廣泛使用的光源。

• DML (Directly Modulated Laser): 通常指邊射型的雷射二極體，依據內部共振腔結構的不同，主要包含以下兩種：

  • FP (Fabry-Perot) 雷射: 屬於多模雷射，具備較寬的光譜，主要應用於對成本敏感且距離較短的通訊環境。

  • DFB (Distributed Feedback) 雷射: 內部整合了光柵結構以篩選特定波長，屬於單模雷射。DFB 雷射能提供較窄的光譜線寬與較高的傳輸品質，適用於中長距離或較高速率的直接調變應用。

直接調變技術在應用於強度調變與直接偵測 (IMDD) 系統時，會面臨一些固有的物理特性限制:

頻寬 (BW) 與導通延遲 (Turn-on Delay) 的系統取捨

在直接調變架構中，調變效能受到驅動電流設定的直接影響，這在消光比、頻寬與延遲之間形成了一種取捨關係 (Trade-off)。

source: Prof. P. Ossieur, ISSCC 26, SC1

• 小訊號頻寬 (BW)： VCSEL 的頻寬與數位「1」的電流 (I₁) 減去臨界電流 (I_TH) 差值的平方根成正比，即 BW ~ sqrt(I₁ - I_TH)。

• 導通延遲 (Turn-on delay)： 此延遲僅會影響訊號的上升緣 (rising edge)。其延遲時間 (t_turn-on) 與載子生命週期 (τ_c) 相關，並取決於自然對數函數 ln((I₁ - I₀) / (I₁ - I_TH))，其中 I₀ 為數位「0」的偏壓電流。

• 取捨關係 (Trade-off)： 若要縮短導通延遲並改善頻寬，必須提高數位「0」的偏壓電流 I₀ (如圖中紅線對應的 I_0,2)。然而，提高 I₀ 會導致訊號的消光比 (Extinction Ratio) 變差。

• 弛豫振盪 (Relaxation oscillation)： 當訊號從低準位切換至高準位時，輸出功率在穩定前會出現震盪現象，圖表中將其標示為弛豫振盪。

頻率啁啾 (Chirp) 效應

直接調變的核心動作是「快速改變注入電流」。這個動作會直接擾動雷射主動層內的載子密度（Carrier density）。載子密度的劇烈變化會連帶改變半導體介質的折射率，進而引發非預期的光波相位與頻率偏移，這就是 Chirp 產生的根本原因。

source: Prof. P. Ossieur, ISSCC 26, SC1

• Chirp 的組成： 頻率的總偏移量 delta f(t) 由兩個主要部分構成。第一部分是與功率隨時間變化率相關的暫態啁啾 (Transient chirp)；第二部分是與絕對功率大小相關的絕熱啁啾 (Adiabatic chirp)。

• 波形特徵： 根據圖表中的功率 (紅線) 與 Chirp (藍線) 對應關係，當脈衝處於上升緣 (leading edge) 時，頻率會瞬間往高頻偏移，產生藍移 (Blue shift)。相反地，當脈衝處於下降緣 (lagging edge) 時，頻率會瞬間往低頻偏移，產生紅移 (Red shift)。

• Chirp 限制系統效能的過程: Laser on/off ➔ Carrier line width widen ➔ Fiber CD ➔ ISI

頻寬與延遲的取捨以及頻率啁啾（Chirp），是源自於「直接改變驅動電流」這個調變機制本身，而非單一雷射種類（如 VCSEL）的專有。這也是為何在追求極高速與極長距離傳輸時，系統必須捨棄直接調變，轉而採用連續波光源搭配外部調變器（Indirect Modulation）的主因。

3.3. Indirect Modulation

針對強度調變與直接偵測 (IMDD) 系統中的間接調變 (Indirect modulation，或稱外部調變 External modulation) 架構，說明如下：

架構 (Architecture)

source: Prof. P. Ossieur, ISSCC 26, SC1

• 外部調變架構將光源產生與訊號調變分開處理。

• 系統前端的 Switch ASIC 會輸出電訊號至調變器驅動器 (Modulator driver)。

• 調變器驅動器將訊號轉換為電壓 (V₁, V₀) 並輸入至外部調變器 (External modulator)。

• 發光元件 (如 Laser diode 或 VCSEL diode(少用)) 由恆定電流 (I_LASER) 驅動，負責提供連續光波進入外部調變器。

• 外部調變器根據輸入的電壓變化，輸出對應的高低光功率 (P₁, P₀) 脈衝訊號。

特性 (Characteristics)

source: Prof. P. Ossieur, ISSCC 26, SC1

• 當外部調變架構採用分散式回饋雷射 (Distributed FeedBack laser, DFB) 作為光源時，典型線寬介於 10MHz 至 100MHz 之間 (小於 0.001nm)。

• 該雷射波長的溫度漂移約為 0.4nm / °C，此參數對於波長多工 (wavelength multiplexing) 應用極為關鍵。

• 硬體設計上支援無冷卻 (Uncooled) 或冷卻 (cooled) 的運作模式。

• 在 NRZ 調變的應用場景下，其光譜分佈會包含光載波 (Optical carrier)、由 NRZ 調變產生的 Sinc(x) 波形，以及殘留載波 (Residual tones)。

核心參數：OMA vs. ER

source: Prof. P. Ossieur, ISSCC 26, SC1

• 雷射端輸出的連續波功率定義為 P_cw。

• 連續波進入外部調變器後，受插入損耗 (IL[dB]) 影響，最高輸出光功率降為 P₁。

• 光調變振幅 (OMA[dBm]) 定義為高低光功率之差，計算方式為 P₁ - P₀。

• 評估訊號劣化的調變器 OMA 代價 (Modulator OMA penalty) 公式為 TP_OMA = 10 log₁₀ (P_cw / (P₁ - P₀))。

• 部分文獻對於 TP_OMA 採用另一種定義，公式為 TP_OMA = 10 log₁₀ (2P_cw / (P₁ - P₀))。

• 當插入損耗 (IL) 為 0dB 且消光比 (ER) 達到無限大 (+∞) 時，TP_OMA 才會等於 0dB。

3.3. Modulators

光調變器（Modulator）是光電技術的核心，而不同架構的實體尺寸差異，直接決定了它們在光通訊硬體中的應用定位。

MZM (Mach-Zehnder Modulator / 馬赫-曾德爾調變器)

• 物理尺寸： 最大，長度約為 5000 µm。

• 主要應用： 廣泛應用於傳統的「可插拔光模組（Pluggable modules）」。

• 架構特性： 雖然佔用的晶片面積非常大，但 MZM 具備優異的訊號品質、高消光比以及對 Chirp 的良好控制能力，因此在空間允許的光模組中，是追求高效能傳輸的首選。也是同調通訊（Coherent）的唯一選擇。

EAM (Electro-Absorption Modulator / 電吸收調變器)

• 物理尺寸： 中等，長度大幅縮減至約 50 µm。

• 主要應用： 同樣是可插拔光模組中的熱門選擇。

• 架構特性： 體積遠小於 MZM，且製程上與 DFB 雷射整合在單一晶片上（即 EML 架構）。它在模組設計的體積限制、成本與傳輸效能之間取得了極佳的平衡。

source: Lightmatter

MRM (Micro-Ring Modulator / 微環調變器)

• 物理尺寸： 極小，長度僅約 10 µm。

• 主要應用： 針對空間受到極度限制的「共封裝光學（Co-Packaged Optics, CPO）」架構，MRM 是極具戰略重要性的元件。

• 架構特性：其極致微縮的尺寸使其能夠在交換器 ASIC 周邊進行極高密度的排列。在 CPO 架構中，面積是最大的限制，MRM 的微小體積完美契合了 CPO 對於多通道、高密度光電整合的嚴苛需求。

3.3.1. MZM

以下為馬赫-曾德調變器 (Mach-Zehnder Modulator, MZM) 的介紹：

原理

馬赫-曾德調變器 (MZM) 是一種應用於強度調變與直接偵測 (IMDD) 系統的外部調變器。

source: Prof. P. Ossieur, ISSCC 26, SC1

• 基本架構：輸入的連續光波 (E_CW,in) 會先被分流至兩條光波導分支中。

• 相位移控制：透過在分支上施加電壓 (如 +V_dr/2 與 -V_dr/2) 來改變光波在波導中的相位，其中 V_π 參數定義為產生 π 相位移所需的電壓值。

• 功率轉換：兩道光波重新結合後，其輸出功率 (P_OUT) 與輸入功率 (P_CW,IN) 的轉換關係遵循公式：P_OUT / P_CW,IN = 1/2 * [1 + cos(π * V_dr / V_π)]。

• 偏壓設定：為了達到良好的強度調變，通常會將偏壓設定在功率轉換曲線的正交點 (quadrature bias)。

特性

電極等效電路設計：電極的設計取決於最高訊號頻率 (f_sig) 與 c / (L * n_RF) 的相對關係，其中 c 為真空中光速，L 為調變器長度，n_RF 為微波折射率。

• 當 f_sig 遠小於 c / (L * n_RF) 時，系統可視為集總電容 (Lumped capacitance)。

• 當 f_sig 遠大於 c / (L * n_RF) 時，則必須採用行波電極 (Traveling wave electrodes) 設計。

source: Prof. P. Ossieur, ISSCC 26, SC1

雙驅動與啁啾 (Chirp) 控制：在施加電壓 V₁ 與 V₂ 的雙驅動 (Dual drive) 操作下，啁啾因子 (Chirp factor, α) 定義為 (V₁ + V₂) / (V₁ - V₂)。

• 若採用差分驅動 (Differential drive)，其啁啾因子 α = 0。

• 系統可刻意引入負啁啾 (Negative chirp)，此特性可與色散 (chromatic dispersion) 效應結合，用於實現脈衝壓縮 (pulse compression)。

source: Prof. P. Ossieur, ISSCC 26, SC1

Material 比較

針對馬赫-曾德調變器 (MZM) 的三種主要材料，其工作原理與各項特性簡述如下：

source: Prof. P. Ossieur, ISSCC 26, SC1

矽光子 (Silicon Photonic)

其運作原理基於電漿色散效應 (空乏區，Plasma dispersion - depletion)。在硬體規格上，其半波電壓長度積 (V_π * L) 為 1.7 V•cm；光損耗 (α) 為三者中最高的數值，達 20.0 dB/cm；光電 (EOE) 頻寬則大約落在 40 GHz。

磷化銦 (InP)

該材料利用量子局限史塔克效應 (Quantum-confined stark effect) 達成光調變。其主要特點為擁有極低的 V_π * L 數值，僅需 0.72 V•cm；光損耗為 11.1 dB/cm；而在高頻表現上，可提供超過 100 GHz 的 EOE 頻寬。

混合矽-鈮酸鋰 (Hybrid Silicon - LiNbO3)

其調變機制為普克爾斯效應 (Pockels effect)。雖然此方案的 V_π * L 數值在三者中最高，達到 3.1 V•cm，但其具備最低的光損耗特性，僅 3.6 dB/cm，同時能支援三者中最寬的 EOE 頻寬，超過 110 GHz(請參考: EP44. 解析 TFLN 在次世代 AI 網路的關鍵地位)。

3.3.2. EAM

電吸收調變器 (Electro-absorption modulator, EAM) 是一種應用於強度調變與直接偵測 (IMDD) 系統的外部調變器(請參考: EP27. Marvell + Celestial AI = ?)。

物理原理與運作機制

• EAM 的運作主要基於 pin 接面 (pin-junction) 中的法蘭茲-凱爾迪什效應 (Franz-Keldysh effect)。

• 另一種常見的物理機制為量子局限史塔克效應 (Quantum confined stark effect, QCSE)。

• 其核心原理是透過施加電壓來移動材料的能隙 (Bandgap moves with applied voltage)，藉此改變材料對光波的吸收能力。

• EAM 的功率轉換函數 (transfer function) 具有非線性的特性，這在歸一化功率對應驅動電壓的關係圖中可以觀察到。

source: Prof. P. Ossieur, ISSCC 26, SC1

等效電路模型

• 在電氣特性上，EAM 的等效電路可視為一個逆向偏壓的 pin 接面 (Reverse biased pin-junction)。

• 該模型可等效為一個集總電容並聯一個電流源，此電流源代表調變器處於吸收狀態時所產生的光電流 (Photocurrent when in absorptive state)。

吸收特性與關鍵效能指標

source: Prof. P. Ossieur, ISSCC 26, SC1

• EAM 的光吸收係數 (Absorption alpha) 會隨著光波長與施加電壓的不同而產生變化，例如未施加電壓時的吸收係數為 α(0)，施加電壓 V 時為 α(V)。

• 對比度 (Contrast ratio) 被定義為堆疊結構本身的特性，其公式為 ( α(V) - α(0)) / α(0)。

• 消光比 (Extinction Ratio, ER) 與吸收係數的變化量成正比，可表示為 ER[dB] = 10 log₁₀(e^-α(0)L / e^-α(V)L)，簡化後為 4.3 * (α(V) - α(0))。

• 插入損耗 (Insertion Loss, IL) 則取決於元件未施加電壓時的基礎光吸收情況。

實際波導元件範例

source: Prof. P. Ossieur, ISSCC 26, SC1

• 基於法蘭茲-凱爾迪什效應所開發的波導型鍺矽 (GeSi) 電吸收調變器。

• 該元件結構包含 P+ (Si-P)、本質層 GeSi 以及 N+ (Si-N)，並建構於 SiO₂ 矽光子平台上。

• 在高頻響應表現上，於 -2V 的偏壓條件下，該元件的 S₂₁ 頻率響應圖顯示其頻寬可延伸至 100 GHz。

3.3.3. MRM

微環形調變器 (Ring Modulator, MRM) 是一種應用於強度調變與直接偵測 (IMDD) 系統的外部調變器。以下為其詳細介紹(請參考: EP39. 突破 200Gbps 傳輸極限：NVIDIA 微環調變器技術探討)：

物理原理與運作機制

• 微環形調變器的物理原理基於微環 (microring) 與匯流排波導 (bus waveguide) 之間的漸逝波耦合 (Evanescent coupling)。

• 當微環的圓周長等於光波長的整數倍時，光波會在環內產生共振 (Ring resonance)。

• 透過改變施加電壓 (例如從 V_MR = 0V 切換至 2V)，可以改變材料折射率，使共振光譜發生平移，進而改變特定波長下的光穿透損耗，達成光強度的調變。

source: Prof. P. Ossieur, ISSCC 26, SC1

• 為了獲得最佳的靜態調變效能 (best static modulator performance) 與最大的光調變幅度 (OMA)，操作波長通常會設定在共振吸收谷的陡峭邊緣處。

source: Prof. P. Ossieur, ISSCC 26, SC1

光譜與共振特性

source: Prof. P. Ossieur, ISSCC 26, SC1

• 共振波長：共振波長 (λ_res) 的位置取決於微環半徑 (r)、有效折射率 (n_eff) 以及共振階數 (m)。

• 自由光譜區 (FSR)：相鄰兩個共振波長之間的距離稱為自由光譜區 (Free spectral range)，FSR 的大小與微環半徑成反比 (約略正比於 1/r)。

• Q 因子 (Q-factor)：Q 因子定義為共振波長除以吸收谷的半高寬 (FWHM)。Q 因子的數值與共振腔內的光子壽命 (cavity photon lifetime, tau) 呈正相關。

source: Prof. P. Ossieur, ISSCC 26, SC1

頻寬限制因素

source: Prof. P. Ossieur, ISSCC 26, SC1

• 微環調變器的 3dB 頻寬 (Ring bandwidth, f_3dB) 主要受到兩種物理時間常數的限制。

• 第一項限制為光子在微環內的壽命 (τ)，第二項限制則是由微環接面電阻 (R) 與接面電容 (C) 所構成的 RC 延遲時間。

實際元件設計範例與優化

• 若要使調變器能支援大量的波長通道，必須具備極大的 FSR(Free spectral range)，這意味著必須將微環的尺寸縮小至極限，其最終微縮型態即為圓盤型調變器 (disk modulator)。

source: Prof. P. Ossieur, ISSCC 26, SC1

• 在波導結構設計上，將傳統的橫向 PN 接面 (Lateral PN junction) 改良為垂直 PN 接面 (Vertical PN junction)，可獲得較高的調變效率 (pm/V)，從而降低元件所需的驅動電壓。

• 以一個半徑為 2.1 微米的微盤調變器為例，其結構可達成大於 6.4 THz 的超大 FSR，並提供超過 25 GHz 的光電頻寬。

source: Prof. P. Ossieur, ISSCC 26, SC1

3.4. Tx Driver

基本特性與電流導向驅動器 (Current-steering Driver)

source: Prof. P. Ossieur, ISSCC 26, SC1

• 雷射具備明確的功率與電流 (P,I) 特性，通常透過電流導向架構來進行直接調變。

• 其偏壓電流 (I_BIAS) 與調變電流 (I_MOD) 的操作範圍約落在 1mA 至 100mA 之間。

• 採用直流耦合 (DC-coupled) 的共陽極 (common anode) 驅動器時，若透過傳輸線進行長距離連接並做終端匹配，會有二分之一的調變電流被浪費掉。

• 電流導向驅動器的主要缺點在於調變電流必須維持常開狀態，但實際的利用率僅約 50%。

VCSEL 陣列驅動架構 (Driving VCSEL arrays)

source: Prof. P. Ossieur, ISSCC 26, SC1

• VCSEL 陣列通常會被製造成共陰極 (common-cathode) 陣列的形式，主因是 n 型摻雜基板 (n-doped substrates) 能提供較佳的品質。

• 針對此類陣列，系統會採用直流耦合的共陰極驅動器設計。

• 在電路配置上，必須為電流源 (current source) 以及切換式差分對 (switched differential pair) 保留足夠的電壓餘裕 (headroom)，以確保元件正常運作。

電壓模式驅動器 (Voltage-mode Driver)

傳統的「電流導向驅動器」雖然反應直接，但有大約一半的電流是處於浪費狀態；電壓模式驅動器則是為了解決這個效率問題而提出的替代方案。

source: Prof. P. Ossieur, ISSCC 26, SC1

• 作為電流導向架構的替代方案，電壓模式驅動器提供不同的電流控制機制。

• 系統可透過切片模組 (slices 1...6) 進行 VCSEL 調變電流的粗調 (Coarse control)。

• 藉由調整 V_CP 與 V_CN 的電壓值，可對 VCSEL 進行微調 (Fine adjustment)。

• 由於上述微調過程會改變 VCSEL 驅動器的輸出阻抗，進而影響系統可達成的頻寬，因此需要加入分流阻抗 (shunt impedance, Z_SH) 來限制有效阻抗的變異範圍。

• 該分流阻抗 (Z_SH) 同時也能作為主動電感 (active inductor)，達到提升頻寬的效果。

3.5. Rx Detection

直接偵測 (Direct Detection) 基本原理

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• 在直接偵測系統中，接收端透過光偵測器 (Photodetector) 來偵測光訊號的功率。

• 光偵測器通常採用逆向偏壓的 PIN 接面，包含 p 型、本質 (intrinsic) 與 n 型區域。

• 光偵測器的關鍵特性參數包含：響應度 (Responsivity, R [A/W])、暗電流 (Dark current, I_D) 以及電容值 (Capacitance, C_PD)。

• 在偵測頻寬 B 內的散粒雜訊 (Shot noise) 是一種與訊號強度相關的雜訊電流 (Signal dependent noise current)。

接收端雜訊與轉阻放大器 (TIA)

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• 光接收器的簡化等效模型包含了光二極體產生的光電流、散粒雜訊源、轉阻放大器 (TIA) 產生的雜訊源，以及提供阻抗轉換的轉阻放大器 Z_T(f)。

• 通常會將系統中的雜訊電流回推至光接收器的輸入端，此稱為輸入參考雜訊電流 (Input-referred noise current)。

• 在處理與頻率相關的雜訊密度時，輸入參考雜訊電流的計算會使用到二階與三階的 Personick 積分。

• 接收端的電壓訊號若受到雜訊干擾，導致訊號位準錯誤跨越了決策閾值 (Decision threshold, v_TH)，就會產生位元錯誤 (Bit errors)。

Q 因子與位元錯誤率 (BER) 關係

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• 接收品質可透過 Q 因子 (Q-factor) 來量化，其計算公式為：Q = (I₁ - I₀) / (σ₁ + σ₀)。

  • 該公式中的 I₁ 與 I₀ 分別代表接收到數位 1 與數位 0 時的平均電流，而 σ₁ 與 σ₀ 則是對應的雜訊電流變異數。

• 對於 NRZ 訊號，在假設決策閾值設定於最佳位置的前提下，位元錯誤率的計算公式為：BER = 1/2 * erfc(Q / √2)。

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根據理論圖表，當系統要求 BER 為 10^-3 時，所需的 Q 因子為 3.09；若要求更嚴格的 BER 達 10^-12 時，Q 因子則需提升至 7.03。

雷射相對強度雜訊 (RIN) 的影響

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• 雷射的輸出光功率包含平均功率與隨機波動的雜訊，此波動通常以相對強度雜訊 (Relative intensity noise, RIN) 表示，單位為 dBc/Hz。

• 雷射的 RIN 值會直接影響接收端的靈敏度 (Sensitivity)。

• 從 53GBd PAM-4 的接收器靈敏度曲線可知，當雷射 RIN 增加 (惡化) 時，維持相同 BER (如 2x10^-4) 所需的光功率也會隨之增加(靈敏度 (Sensitivity) 變差)。

光鏈路預算 (Optical Link Budget) 比較

• 53Gb/s NRZ 鏈路：

  • 在考量調變器 5dB 的 OMA 損耗後，光纖輸入端功率為 -5dBm。搭配響應度 0.8A/W 且輸入參考雜訊為 4.8 uA_rms 的接收器，為了達到 BER = 2x10^-4，最低接收光功率需為 -14.4 dBm，因此系統可支援最高 9.4dB 的傳輸損耗。

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• 53GBd PAM-4 鏈路：

  • 在與上述相同的發射功率與接收器規格下，由於 PAM-4 訊號的眼高 (eye height) 僅為 NRZ 的三分之一，這造成了約 5dB 的額外損耗 (Penalty)。

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• 受到這 5dB 損耗的影響，PAM-4 鏈路為了維持相同的 BER (2x10^-4)，其最低接收光功率需提高至 -9.4dBm，使系統可支援的傳輸損耗降至 4.4dB

4. 相干光通訊 (Coherent) 簡介

相干光通訊是一種透過與本地振盪雷射混合進行偵測，並結合相位、極化等多維度調變與數位訊號處理（DSP）技術，以大幅提升光鏈路傳輸頻譜效率與接收靈敏度的先進通訊架構(請參考: EP49. 從Shannon定理探討 Ciena的Scale-Across佈局)。

提升頻譜效率與調變技術

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• 傳統的強度調變(IMDD)僅改變光載波的振幅。

• 相干通訊(Coherent)則透過對光載波進行 IQ 相位調變來大幅提升傳輸容量。

• 常見的進階調變格式包含 QPSK (正交相位偏移鍵控) 與 16-QAM (16 階正交振幅調變)。

  • 以 1310nm (O-band) 波段為例，其光載波頻率為 228.8THz。

• 為了進一步最大化傳輸量，系統會針對橫向電場極化 (TE) 與橫向磁場極化 (TM) 兩個正交極化模式進行 IQ 調變，此技術可使整體的頻譜效率倍增。

相干偵測原理與靈敏度

• 針對複雜的相位與極化訊號，接收端必須使用相干光接收器來進行偵測。

• 相干光接收器的核心原理是透過 3dB 耦合器，將輸入的光訊號與接收端內部的本地振盪雷射 (Local oscillator, LO) 進行混合。

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• 由於訊號與本地振盪雷射混合產生了明顯的放大效應，這種設計能夠大幅改善接收器的靈敏度。

相干接收器架構與數位訊號處理 (DSP)

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• 為了處理極化與相位多樣性的訊號，接收端會利用 90 度混頻器 (90 degree hybrid) 將光訊號分離出 I 與 Q 兩個正交分量。

• 分離後的訊號經過放大器與類比數位轉換器 (ADC) 取樣，會傳送至數位訊號處理 (DSP) 模組進行各項運算與補償。

• DSP 模組的處理流程依序包含：

  • 去歪斜與 IQ 不平衡補償 (Deskew and IQ imbalance compensation)

  • 色散補償 (Chromatic Dispersion compensation)

  • 時脈回復 (Timing recovery)

  • 極化解多工 (Polarization demultiplexing)

  • 頻率與相位回復 (Frequency and phase recovery)。

收發機 (Transceiver) 系統整合架構

• 一個完整的相干光鏈路收發機同時整合了發射端 (Transmitter) 與接收端 (Receiver)。

• 系統在輸入與輸出端採用極化分光旋轉器 (Polarization splitter-rotator, PSR) 來分離或整合 x-pol 與 y-pol 兩個極化方向的訊號。

• 發射端內部配置了數位訊號處理器 (TX DSP)、驅動器 (Drivers)、相位移相器 (PS) 以及分別處理 I/Q 分量的調變器 (MOD)。

• 接收端則整合了本地振盪器 (LO)、90 度混頻器、光偵測器陣列、轉阻放大器 (TIAs) 與接收端數位訊號處理器 (RX DSP)，以完成訊號的完整解調。

5. 結論

光纖作為實體傳輸媒介,具備極低的訊號衰減率,但在高速與長距離傳輸下會面臨色度色散、偏振模色散與頻率啁啾(Chirp)等物理限制,這些因素會導致脈衝展寬並引發碼間干擾,進而成為限制傳輸距離與速率的關鍵瓶頸。

為克服這些物理限制,光通訊調變與偵測技術出現了顯著的板塊移動。在中短距離與中低速率的應用場景中,強度調變與直接偵測(IMDD)架構結合PAM4調變格式,以及電吸收調變器(EAM)或微環形調變器(MRM)等間接調變技術,能取得傳輸效能與模組體積的最佳平衡。

相對地,針對超高速率與長途傳輸的極端需求,系統已全面轉向同調通訊技術。同調技術藉由馬赫-曾德調變器(MZM)進行相位與極化的多維度調變,並在接收端透過本地振盪雷射混合與數位訊號處理(DSP)演算法,大幅提升頻譜效率與接收靈敏度。

整體而言,矽光子光學元件與CMOS電子元件的持續演進與高度整合,將是推動下一代光通訊系統突破物理限制並提升效能之關鍵。

[Reference]

1. Prof. P. Ossieur, ISSCC26 SC1_Introduction to Optical Communication Systems from VCSELs, integrated Photonics to Coherent Solutions

2. Yole, yintr24404-optical_transceivers_for_datacom_and_telecom_2024

3. Modulation Basics, Wavelength Electronics

4. Co-packaged Silicon-Photonics Based Optical TRx for High-Speed Interconnects by Dr. Jahnavi Sharma

5. EP9: Light sources related to Laser

6. EP27. Marvell + Celestial AI = ? related to EAM

7. EP38. 解析 3.2T 光通訊實體層技術 related to Optical Modules

8. EP39. 突破 200Gbps 傳輸極限：NVIDIA 微環調變器技術探討 related to MRM

9. EP41. 1060nm VCSEL 技術突破: CPO的明日之星 related to VCSEL

10. EP44. 解析 TFLN 在次世代 AI 網路的關鍵地位 related to TFLN material

11. EP46. 空芯光纖 (HCF) 突破: AI 互連實體層極限與商業化展望 related to Fiber

12. EP49. 從Shannon定理探討 Ciena的Scale-Across佈局 related to Coherent

13. EP55. 微型光頻梳(micro OFC)在AI矽光子互連應用之技術解析與發展趨勢 related to BiDi

14. EP0. 我的 AI 硬體探索地圖